技术特征：
技术总结
本发明涉及半导体器件，课题在于提高半导体器件的可靠性。在具有半导体基板(SB)、半导体基板上的绝缘层(BX)、和绝缘层上的半导体层(SM)的SOI基板(1)上，形成薄膜SOI型的p型MISFET(Qp1)，其源漏区域即n+型半导体区域(SDN)在半导体层、和半导体层上的外延层(EP)中形成。在半导体基板(SB)的n型阱区域(NW1)内形成的p型MISFET(Qp1)的下部隔着绝缘层而形成有半导体层(GN)。在作为n型阱区域(NW1)的供电区域的n型接头区域(NTAPR)中，在n型阱区域的主面在不经由外延层(EP)的情况下形成硅化物层(SL)。
技术研发人员：坪井信生;山本芳树
受保护的技术使用者：瑞萨电子株式会社
技术研发日：2017.10.13
技术公布日：2018.05.25