一种逆阻型IGBT及其制造方法与流程

本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(igbt)，具体涉及一种逆阻型igbt及其制造方法。

背景技术：

绝缘栅双极型晶体管(igbt)是一种mos场效应晶体管(mosfet)和双极型晶体管(bjt)复合的功率半导体器件，可等效为双极结型晶体管驱动的mosfet。igbt混合了mosfet结构和双极结型晶体管的工作机理，既有mosfet易于驱动、输入阻抗低、开关速度快的优点，又有功率晶体管通态电流密度大、导通压降低、损耗小、稳定性好的优点，使其在应用中对电力电子系统的性能有明显的改进。目前，igbt已成为现代电力电子电路中的核心电子元器件之一，广泛应用于交通、通信、家用电器及航空航天等各个领域。

自igbt发明以来，研究者一直致力于改善igbt的性能，经过二十几年的发展，相继提出了七代igbt器件结构，使得器件性能得到了稳步的提升。图1示出一种npt型igbt的器件结构，这种结构也被称之为对称型igbt，这一结构的正向阻断和反向阻断状态均主要由轻掺杂n型漂移区耐压，因而具有对称的正向击穿电压和反向击穿电压。为了保证耐压性能，n型漂移区通常具有低掺杂浓度和较大的厚度，然而这样会致使正向导通电压增加以及开关特性受损，同时正向导通电压和关断损耗之间的折中特性也会恶化。因此，研究者发展出一种具有fs层结构的igbt，n型fs层的掺杂浓度高于n型漂移区的掺杂浓度，在同等耐压能力下，fs-igbt器件具有更薄的漂移区厚度，漂移区发生穿通后fs层可承受部分阻断电压，以此来减小器件的导通压降，从而提高器件的开关速度。然而由于fs-igbt器件在反向耐压时反向电压主要由p型集电区和n型fs层形成的pn结来承受，使得反向击穿电压低，在反向阻断应用时器件的性能会下降。因此在需要具有逆阻能力的igbt场合中，现有技术通常采用串联高压二极管实现反向耐压，这不仅增加了成本而且也降低了系统的性能和可靠性。

第七代igbt器件——沟槽栅电荷存储型绝缘栅双极型晶体管(igbt)，igbt在p型基区下方引入具有较高掺杂浓度和一定厚度的n型电荷存储层，藉由n型电荷存储层在p型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而电中性要求会使得此处的电子浓度显著增加，进而改善整个n-漂移区的载流子浓度分布，增强了n-漂移区的电导调制效应，并且随着n型电荷存储层的掺杂浓度越高，igbt电导调制效应改善越明显，igbt的正向导通特性也就越好。因此，n型电荷存储层的存在使igbt获得更低的正向导通压降以及更优的正向导通压降与关断损耗的折中特性。图2示出一种fs型igbt的器件结构，兼具igbt和fs层结构的优点，然而，一方面fs层的存在会降低器件的反向击穿电压，另一方面随着n型电荷存储层掺杂浓度的不断提高，igbt件的击穿电压也会显著降低。现有技术为了有效屏蔽n型电荷存储层的不利影响，获得更高的器件耐压，主要采用如下两种方式：

(1).深的沟槽栅深度，通常使沟槽栅的深度大于n型电荷存储层的结深；

方式(1)的实施会增加栅极-发射极电容和栅极-集电极电容，而igbt的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅深度将会降低器件开关速度、增大器件开关损耗，影响到器件导通压降和开关损耗的折中特性；

(2).小的元胞宽度，即提高mos结构沟道密度使沟槽栅间距尽可能小；

而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面大的沟道密度还将增加器件的饱和电流密度，使器件短路安全工作区变差。

另外，igbt器件沟槽栅结构中的栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，要求整个栅氧化层的厚度均较小，然而mos的电容大小与氧化层的厚度成反比，这就使得传统igbt器件中薄的栅氧化层厚度也会显著增加器件的栅极电容；同时沟槽底部的电场集中效应会造成器件击穿电压降低，致使器件可靠性变差；并且，igbt仍具有fs-igbt结构反向阻断能力差的缺点，难以直接应用于需要igbt具有逆阻能力的应用场合。

技术实现要素：

本发明所要解决的技术问题在于：提供一种综合性能优异、可靠性高的逆阻型igbt器件。

为了实现上述目的，本发明的技术方案具体如下：

技术方案一：

一种逆阻型igbt，其元胞结构包括：从下而上依次层叠设置的集电极金属17、p型集电区16、n型电场阻止层15、n型漂移区10和发射极金属1；其特征在于：所述n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6和沟槽栅结构；所述n型漂移区10的顶层中还具有第一浮空p型体区9，第一浮空p型体区9位于沟槽栅结构的一侧且与之相连，n+发射区3、p+发射区4、p型基区5、n型电荷存储层6位于沟槽栅结构的另一侧；n+发射区3和p+发射区4相互接触且并排位于发射极金属1的下方并与发射极金属1相连；p型基区5位于n+发射区3和p+发射区4的下方且与二者相连，n型电荷存储层6位于p型基区5和n型漂移区10之间；所述沟槽栅结构包括：栅电极81和栅介质层，栅电极81向下穿过n+发射区3、p型基区5和n型电荷存储层6并延伸入n型漂移区10，栅电极81的侧面及底面被栅介质层包围，栅介质层的一侧壁分别与n+发射区3、p型基区5和n型电荷存储层6相接触；栅电极81、栅介质层和第一浮空p型体区9的上表面与表面介质层2相连，表面介质层2与发射极金属1相连；还包括：由下至上依次贯穿p型集电区16和n型电场阻止层15并延伸进入n型漂移区10中的沟槽集电极结构，沟槽集电极结构包括集电极电极1101和集电极介质层1102，集电极电极1101与集电极金属17相连，并且集电极电极1101的深度大于n型电场阻止层15的结深，集电极电极1101通过集电极介质层1102与n型电场阻止层15和p型集电区16相连，所述集电极介质层1102的厚度大于栅介质层的厚度。

进一步地，本发明中沟槽栅结构为分裂槽栅结构，还包括：分裂电极71、第一分裂电极介质层72和第二分裂电极介质层73；分裂电极71位于栅电极81下方且二者通过第二栅介质层83相连，分裂电极71与第一浮空p型体区9之间通过第一分裂电极介质层72相连，分裂电极71与n型电荷存储层6和n型漂移区10之间通过第二分裂电极介质层73相连。

当本发明沟槽栅结构为分裂沟槽栅结构时，栅电极81的深度大于p型基区5的结深且小于n型电荷存储层6的结深，栅电极81通过第一栅介质层82与n+发射区3、p型基区5和n型电荷存储层6相连，栅介质层的厚度不大于分裂电极介质层的厚度，

当本发明沟槽栅结构为分裂沟槽栅结构时，根据本发明实施例，分裂电极71与发射极金属1等电位。

进一步地，本发明中p型体区的结深不小于沟槽栅结构的深度。

进一步地，本发明中沟槽集电极结构相背于集电极金属17的上方设有与沟槽集电极结构相连的p型层12，p型层12与集电极电极1101通过集电极介质层1102相连。作为优选实施方式，所述p型层12向两侧横向延伸。

进一步地，本发明中还具有与沟槽集电极结构相连的第二浮空p型体区13，第二浮空p型体区13的下表面与集电极金属17之间通过底面介质层23相连。

进一步地，本发明中n型电场阻止层15以上的集电极介质层1102的侧壁的厚度大于n型电场阻止层15下方的集电极介质层1102的侧壁的厚度。

满足n型电场阻止层15以上的集电极介质层1102的侧壁的厚度大于n型电场阻止层15下方的集电极介质层1102的侧壁的厚度的条件时，集电极电极1101为上窄下宽的阶梯状结构。

进一步地，本发明中igbt器件的半导体材料采用si、sic、gaas或者gan，沟槽填充材料采用多晶si、sic、gaas或者gan，且各部分可以采用同种材料也可采用不同种材料组合。

技术方案二：

一种逆阻型igbt，其元胞结构包括：从下而上依次层叠设置的集电极金属17、p型集电区16、n型电场阻止层15、n型漂移区10和发射极金属1；其特征在于：所述n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6和沟槽栅结构；所述n型漂移区10的顶层中还具有第一浮空p型体区9，第一浮空p型体区9位于沟槽栅结构的一侧且与之相连，n+发射区3、p+发射区4、p型基区5、n型电荷存储层6位于沟槽栅结构的另一侧；n+发射区3和p+发射区4相互接触且并排位于发射极金属1的下方并与发射极金属1相连；p型基区5位于n+发射区3和p+发射区4的下方且与二者相连，n型电荷存储层6位于p型基区5和n型漂移区10之间；所述沟槽栅结构包括：栅电极81和栅介质层，栅电极81向下穿过n+发射区3、p型基区5和n型电荷存储层6并延伸入n型漂移区10，栅电极81的侧面及底面被栅介质层包围，栅介质层的一侧壁分别与n+发射区3、p型基区5和n型电荷存储层6相接触；栅电极81、栅介质层和第一浮空p型体区9的上表面与表面介质层2相连，表面介质层2与发射极金属1相连；所述n型漂移区10中还具有由若干个浮空p型埋岛14，若干个浮空p型埋岛14相互隔离且分别与n型电场阻止层15相连。

进一步地，本发明中沟槽栅结构为分裂槽栅结构，还包括：分裂电极71、第一分裂电极介质层72和第二分裂电极介质层73；分裂电极71位于栅电极81下方且二者通过第二栅介质层83相连，分裂电极71与第一浮空p型体区9之间通过第一分裂电极介质层72相连，分裂电极71与n型电荷存储层6和n型漂移区10之间通过第二分裂电极介质层73相连。

当本发明沟槽栅结构为分裂沟槽栅结构时，栅电极81的深度大于p型基区5的结深且小于n型电荷存储层6的结深，栅电极81通过第一栅介质层82与n+发射区3、p型基区5和n型电荷存储层6相连，栅介质层栅介质层的厚度不大于分裂电极介质层的厚度，

当本发明沟槽栅结构为分裂沟槽栅结构时，根据本发明实施例，分裂电极71与发射极金属1等电位。

进一步地，本发明中p型体区的结深不小于沟槽栅结构的深度。

进一步地，本发明中igbt器件的半导体材料采用si、sic、gaas或者gan，沟槽填充材料采用多晶si、sic、gaas或者gan，且各部分可以采用同种材料也可采用不同种材料组合。另一方面，本发明提供一种逆阻型igbt的制造方法，其特征在于，包括如下步骤：

步骤1：采用n型单晶硅片，制备n型漂移区10；

步骤2：在硅片表面生长一层场氧，光刻出有源区，再生长一层预氧后通过离子注入n型杂质并退火制备n型电荷存储层6；所述n型电荷存储层6位于n型漂移区10顶层的一侧；然后通过离子注入p型杂质并退火制备p型基区5和第一浮空p型体区9，第一浮空p型体区9的结深大于n型电荷存储层6的结深，p型基区5位于n型电荷存储层6的上表面；

步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，制得位于n型电荷存储层6和第一浮空p型体区9之间的沟槽，所述沟槽的深度大于n型电荷存储层6的结深；

步骤4：在所述沟槽内壁形成栅介质层；

步骤5：在形成栅介质层的沟槽内淀积多晶硅，形成栅电极81；

步骤6：通过光刻、离子注入n型杂质制作n+发射区3，n+发射区3位于p型基区5的上表面并通过沟槽内壁的介质层与栅电极81连接，通过光刻、离子注入p型杂质制作p+发射区4，p+发射区4和n+发射区3相互接触且并排设置；

步骤7：在硅片的正面淀积介质层，并光刻、刻蚀形成位于第一浮空p型体区9、栅电极81和栅介质层的上表面的表面介质层2；

步骤8：在硅片的正面淀积金属层，形成位于p+发射区4和n+发射区3的上表面的发射极金属1；

步骤9：翻转硅片，在硅片的背面进行减薄，在硅片背面通过离子注入n型杂质并退火制备n型场阻止层15；

步骤10：在硅片背面通过离子注入p型杂质并退火制备p型集电区16

步骤11：在硅片的背面淀积集电极金属17。

进一步地，本发明步骤5中可通过增加刻蚀、氧化和多晶硅淀积工艺形成分裂栅结构。

本发明的要旨是提高igbt器件的综合性能以及改善器件的可靠性，通常都需要提高器件的开关速度、降低开关损耗、降低正向导通压降、提高击穿电压、改善短路安全工作区，此外，igbt还可工作在反向阻断状态，此时应提高器件的反向击穿电压。

首先，在交流应用中，器件的阻断状态有正向阻断和反向阻断两种，具有场阻止fs层结构的igbt器件的反向阻断电压通常低于其正向阻断电压，因此需要提高器件的反向击穿电压来提升器件的耐压性能，增强器件的可靠性。

其次，器件的开关速度取决于栅极电容的充/放电时间，栅极电容越大，充/放电时间越长，器件的开关速度越慢，因而需要采取措施降低器件栅极电容，同时，密勒电容的存在会产生密勒效应，应采取措施避免其不良影响。

再者，通过电导调制效应的增强，能够改善n型漂移区载流子浓度分布，从而使器件获得更低的正向导通压降和更好的折中特性。

另外，沟槽底部电场集中效应会降低器件的击穿电压，因而增加沟槽底部介质层厚度可以获得更高的击穿电压，提高器件的可靠性。

最后，在小电流应用场合下应避免emi效应，减小噪声对器件性能的不利影响，进一步提高器件的可靠性。

基于上述出发点，本发明的技术改进及相应技术效果具体如下所述：

(1).本发明引入沟槽集电极结构，在不影响igbt器件阈值电压和开通的情况下，使得器件在反向阻断状态下，不仅依靠p型集电区与n型场阻止层之间形成的反偏pn结耐压；同时由于与沟槽集电极结构接触的n型场阻止层表面被耗尽，也承受部分反向电压；另外沟槽集电极结构也可用于耐压，这样能够提升器件的反向击穿电压，从而增强器件的可靠性。

(2).本发明使得沟槽栅结构的深度大于p型基区的结深且小于n型电荷存储层的结深，在不影响igbt器件开通的情况下，减小了整个栅极电容，提高了器件的开关速度，降低了器件的开关损耗，改善了正向导通电压与关断损耗之间的折中。

(3).本发明引入浮空p型体区，减小了空穴的抽取面积，提高了发射极端的载流子增强效应，进一步改善了整个n型漂移区的载流子浓度分布。

(4).本发明设置分裂栅结构，使得在器件开启动态过程中，与分裂电极介质层接触的半导体表面不会形成积累或反型层，因此器件不会出现负微分电容效应，避免了开启动态过程中的电流、电压振荡和emi问题。

(5).本发明设置分裂栅结构将栅极-集电极电容转换为了栅极-发射极电容，改善了密勒电容的影响，降低了驱动功耗。

综上所述，本发明的有益效果如下：

本发明在保证一定器件沟槽深度和沟槽mos结构密度的前提下，提高了器件的反向击穿电压，在保证器件良好的正向特性的同时获得优异的反向阻断性能；减小栅极-集电极电容，改善密勒效应带来的不利影响；降低整体栅极电容，提高器件的开关速度，降低器件的开关损耗，改善传统igbt器件正向导通压降与关断损耗之间的折中关系；提高了器件的正向击穿电压；避免器件开启动态过程中电流、电压振荡和emi问题，提高器件可靠性；提高器件发射极端的载流子增强效应，改善漂移区的载流子浓度分布，进一步改善正向导通压降与关断损耗的折中；提高器件的反向击穿电压，在保证器件良好的正向特性的同时获得优异的反向阻断性能。

附图说明

图1是传统nptigbt器件的元胞结构示意图；

图2是传统fs-igbt器件的元胞结构示意图；

图3是本实施例1提供的元胞结构示意图；

图4是本实施例2提供的元胞结构示意图；

图5是本实施例3提供的元胞结构示意图；

图6是本实施例4提供的元胞结构示意图；

图7是本实施例5提供的元胞结构示意图；

图8是本实施例6提供的元胞结构示意图；

图9是本实施例7提供的元胞结构示意图；

图10是本实施例8提供的元胞结构示意图；

图1至图10：

1为发射极金属，2为表面介质层，21为第一介质层，22为第二介质层，3为n+发射区，4为p+发射区，5为p型基区，6为n型电荷存储层，71为分裂电极，72为第一分裂电极介质层，73为第二分裂电极介质层，81为栅电极，82为第一栅介质层，83为第二栅介质层，9为第一浮空p型体区，10为n型漂移区，1101为集电极电极，1102为集电极介质层，12为p型层，13为第二浮空p型体区，14为浮空p型埋岛结构，15为n型场阻止层，16为p型集电区，17为集电极金属。

图11是本实施例9中形成浮空p型体区、n型电荷存储层和p型基区后的器件结构示意图；

图12是本实施例9中形成分裂沟槽栅结构的介质层后的器件结构示意图；

图13是本实施例9中形成分裂电极后的器件结构示意图；

图14是本实施例9中形成栅介质层后的器件结构示意图；

图15是本实施例9中形成栅电极后的器件结构示意图；

图16是本实施例9中形成n+发射区和p+发射区后的器件结构示意图；

图17是本实施例9中形成表面介质层和发射极金属后的器件结构示意图；

图18是本实施例9中形成背面n型场阻止层和p型集电区后的器件结构示意图；

图19是本实施例9中形成沟槽集电极结构的介质层后的器件结构示意图；

图20是本实施例9中形成沟槽集电极结构的多晶硅电极后的器件结构示意图；

图21是本实施例9中全部工序完成后形成的器件结构示意图；

图22是本实施例10中形成背部p型层、n型场阻止层和p型集电区后的器件结构示意图；

图23是本实施例10中形成背部沟槽集电极结构的介质层后的器件结构示意图；

图24是本实施例11中形成背部浮空p型体区、n型场阻止层和p型集电区后的器件结构示意图；

图25是本实施例11中形成沟槽集电极结构后的器件结构示意图；

图26是本实施例11中形成背部介质层后的器件结构示意图；

具体实施方式

在如图1和2所示的传统igbt器件结构的基础上，本发明进行合理改进，提供一种新型逆阻型cstgbt器件及其制作方法，为了简化描述，本发明的具体实施例仅以n沟道逆阻型igbt器件为例进行说明，但是本发明同样适用于p沟道逆阻型igbt器件，本领域技术人员可根据本领域公知常识即可实现p沟道逆阻型igbt器件。

实施例1：

本实施例提供一种逆阻型igbt，其元胞结构如图3所示，包括从下而上依次层叠设置的集电极金属17、p型集电区16、n型电场阻止层15、n型漂移区10和发射极金属1；其特征在于：所述n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6和沟槽栅结构；所述n型漂移区10的顶层中还具有第一浮空p型体区9，第一浮空p型体区9位于沟槽栅结构的一侧且与之相连，n+发射区3、p+发射区4、p型基区5、n型电荷存储层6位于沟槽栅结构的另一侧；n+发射区3和p+发射区4相互接触且并排位于发射极金属1的下方并与发射极金属1相连；p型基区5位于n+发射区3和p+发射区4的下方且与二者相连，n型电荷存储层6位于p型基区5和n型漂移区10之间；所述沟槽栅结构包括：栅电极81和栅介质层，栅电极81向下穿过n+发射区3、p型基区5和n型电荷存储层6并延伸入n型漂移区10，栅电极81的侧面及底面被栅介质层包围，栅介质层的一侧壁分别与n+发射区3、p型基区5和n型电荷存储层6相接触；栅电极81、栅介质层和第一浮空p型体区9的上表面与表面介质层2相连，表面介质层2与发射极金属1相连；还包括：由下至上依次贯穿p型集电区16和n型电场阻止层15并延伸进入n型漂移区10中的沟槽集电极结构，沟槽集电极结构包括集电极电极1101和集电极介质层1102，集电极电极1101与集电极金属17相连，并且集电极电极1101的深度大于n型电场阻止层15的结深，集电极电极1101通过集电极介质层1102与n型电场阻止层15和p型集电区16相连，集电极介质层1102的厚度大于栅介质层的厚度。

实施例2：

本实施例提供一种逆阻型igbt，其元胞结构如图4所示，包括：从下而上依次层叠设置的集电极金属17、p型集电区16、n型电场阻止层15、n型漂移区10和发射极金属1；其特征在于：所述n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6、分裂沟槽栅结构和沟槽集电极结构；n+发射区3和p+发射区4相互接触且并排位于发射极金属1的下方并与发射极金属1相连；p型基区5位于n+发射区3和p+发射区4的下方且与二者相连，n型电荷存储层6位于p型基区5和n型漂移区10之间；所述分裂沟槽栅结构包括：栅电极81、第一栅介质层82、第二栅介质层83、分裂电极71、第一分裂电极介质层72和第二分裂电极介质层73，分裂沟槽栅结构向下穿过n+发射区3、p型基区5和n型电荷存储层6并延伸入n型漂移区10；栅电极81的深度大于p型基区5的结深且小于n型电荷存储层6的结深，栅电极81上表面通过第二介质层22与发射极金属1相连，栅电极81通过第一栅介质层82分别与n+发射区3、p型基区5和n型电荷存储层6相接触，分裂电极71呈“l”型半包围栅电极81设置，分裂电极71上表面与发射极金属1相连，分裂电极71通过第二栅介质层83与栅电极81之间相连，分裂电极71通过第二分裂电极介质层73与n型漂移区10相接触，所述n型漂移区10顶层中还具有浮空p区9，所述浮空p区9通过第一分裂电极介质层72与分裂电极71相连，浮空p区9及第一分裂电极介质层72的上表面具有第一介质层21，第一介质层21与发射极金属1相连；第一分裂电极介质层72和第二分裂电极介质层73的厚度均不小于第一栅介质层82和第二栅介质层83的厚度；沟槽集电极结构由下至上依次贯穿p型集电区16和n型电场阻止层15并延伸进入n型漂移区10中，沟槽集电极结构包括集电极电极1101和集电极介质层1102，集电极电极1101与集电极金属17相连，并且集电极电极1101的深度大于n型电场阻止层15的结深，集电极电极1101通过集电极介质层1102与n型电场阻止层15和p型集电区16相连，集电极介质层1102的厚度大于栅介质层的厚度。

实施例3：

本实施例提供一种逆阻型igbt，其元胞结构如图5所示，本实施例除了在沟槽集电极结构的沟槽底部设置有与之相连的p型层12以外，其余结构均与实施例1相同。本实施例进一步提高了器件的反向击穿电压。

实施例4：

本实施例提供一种逆阻型igbt，其元胞结构如图6所示，本实施例除了在沟槽集电极结构的沟槽底部设置有与之相连的p型层12以外，其余结构均与实施例2相同。本实施例进一步提高了器件的反向击穿电压。

实施例5：

本实施例提供一种逆阻型igbt，其元胞结构如图7所示，本实施例除了引入与沟槽集电极结构相连的第二浮空p型体区13以外，其余结构均与实施例1相同，本实施例中第二浮空p型体区13的下表面与集电极金属17之间通过底面介质层23相连。本实施例进一步提高了器件的反向击穿电压。

实施例6：

本实施例提供一种逆阻型igbt，其元胞结构如图8所示，本实施例除了引入与沟槽集电极结构相连的第二浮空p型体区13以外，其余结构均与实施例2相同，本实施例中第二浮空p型体区13的下表面与集电极金属17之间通过底面介质层23相连。本实施例进一步提高了器件的反向击穿电压。

实施例7：

本实施例提供一种逆阻型igbt，其元胞结构如图9所示，本实施例在实施例2的基础上将沟槽集电极电极1101做成阶梯状结构。

本实施例的目的是为了增加集电极沟槽底部介质层的厚度，从而提高反向击穿电压。因为如果将整个沟槽集电极介质层1102的厚度增大，在反向阻断状态下，在与沟槽集电极介质层1102接触的n型场阻止层15表面形成的耗尽层厚度将变小，因此，本实施例使得n型电场阻止层15以上的集电极介质层1102的侧壁的厚度大于n型电场阻止层15下方的集电极介质层1102的侧壁的厚度即只减小超出n型场阻止层15结深部分的集电极电极1101的宽度，这样就既能保证足够厚的耗尽层耐压，又能由更厚的介质层耐压，从而增大器件的反向击穿电压。

实施例8：

本实施例提供一种逆阻型igbt，其元胞结构如图10所示，包括：从下而上依次层叠设置的集电极金属17、p型集电区16、n型电场阻止层15、n型漂移区10和发射极金属1；其特征在于：所述n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6和沟槽栅结构；所述n型漂移区10的顶层中还具有第一浮空p型体区9，第一浮空p型体区9位于沟槽栅结构的一侧且与之相连，n+发射区3、p+发射区4、p型基区5、n型电荷存储层6位于沟槽栅结构的另一侧；n+发射区3和p+发射区4相互接触且并排位于发射极金属1的下方并与发射极金属1相连；p型基区5位于n+发射区3和p+发射区4的下方且与二者相连，n型电荷存储层6位于p型基区5和n型漂移区10之间；所述沟槽栅结构包括：栅电极81和栅介质层，栅电极81向下穿过n+发射区3、p型基区5和n型电荷存储层6并延伸入n型漂移区10，栅电极81的侧面及底面被栅介质层包围，栅介质层的一侧壁分别与n+发射区3、p型基区5和n型电荷存储层6相接触；栅电极81、栅介质层和第一浮空p型体区9的上表面与表面介质层2相连，表面介质层2与发射极金属1相连；所述n型漂移区10中还具有由n型电场阻止层15上表面的若干个相互隔离的浮空p型埋岛结构14构成。

实施例9：

一种逆阻型igbt的制造方法，其特征在于，包括如下步骤：

步骤1：选取n型轻掺杂单晶硅片作为器件的n型漂移区12，选取的硅片厚度为300～600um，掺杂浓度为10¹³～10¹⁴个/cm³；

步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；

步骤3：在硅片表面生长一层场氧，光刻出有源区，再生长一层预氧后先通过离子注入n型杂质制作器件的n型电荷存储层6，离子注入的能量为200～500kev，注入剂量为10¹³～10¹⁴个/cm²；所述n型电荷存储层6位于n型漂移区12右上侧；然后通过离子注入p型杂质并退火制作器件的p型基区5和第一浮空p型体区9，离子注入的能量为60～120kev，注入剂量为10¹³～10¹⁴个/cm²，退火温度为1100～1150℃，退火时间为10～30分钟；所述p型基区5位于n型电荷存储层6上表面，所述第一浮空p型体区9位于n型漂移区12左上部；

步骤4：在硅片表面淀积一层teos，厚度为700～1000nm，光刻出窗口后，进行沟槽硅刻蚀，沟槽的槽深大于n型电荷存储层6的结深；沟槽刻蚀完成后，通过hf溶液将表面的teos漂洗干净；

步骤5：在1050℃～1150℃，o2的气氛下在沟槽内侧形成氧化层，即形成分裂电极介质层；

步骤6：750℃～950℃下在沟槽内积淀填充多晶硅，形成分裂电极71；

步骤7：调整工艺参数并重复步骤4至步骤6，对硅片表面进行曝光并刻蚀得到沟槽，再对沟槽表面进行氧化处理后采用hf腐蚀，得到干净的沟槽表面，所述沟槽的深度大于p型基区5的结深、小于n型电荷存储层6的结深；然后进行氧化，制备栅氧化层，所述栅氧化层的厚度小于介质层的厚度；然后在沟槽内淀积多晶硅，形成栅电极81；

步骤8：光刻，通过离子注入n型杂质制作器件的n+发射区3，离子注入的能量为30～60kev，注入剂量为10¹⁵～10¹⁶个/cm²；所述n+发射区3位于p型基区5上表面并通过栅氧化层与栅电极81连接；

步骤9：光刻，通过离子注入p型杂质并退火制作器件的p+发射区4，离子注入的能量为60～80kev，注入剂量为10¹⁵～10¹⁶个/cm²，退火温度为900℃，时间为20～30分钟；所述p+发射区4与n+发射区3并列位于p型基区5表面；

步骤10：在器件表面淀积介质层，并光刻、刻蚀形成第一介质层21和第二介质层22；第一介质层21位于第一浮空p型体区9和沟槽左侧介质层上方，第二介质层22位于栅氧化层和栅电极81上方；

步骤11：淀积金属，并光刻、刻蚀，形成发射极金属层1，所述发射极金属层1位于分裂电极9、n+发射区3、p+发射区4和介质层21上表面；

步骤12：翻转并减薄硅片，在硅片背面通过离子注入n型杂质并退火制作器件的n型场阻止层15，形成的n型场阻止层的厚度为15～30微米，离子注入能量为1500kev～2000kev，注入剂量为10¹³～10¹⁴个/cm²，退火温度为1200～1250℃，退火时间为300～600分钟；

步骤13：在硅片背面注入p型杂质形成p型集电区16，注入能量为40～60kev，注入剂量为10¹²～10¹³个/cm²，在h2与n2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；

步骤14：对硅片背面进行曝光并刻蚀得到沟槽，再对沟槽表面进行氧化处理后采用hf腐蚀，得到干净的沟槽表面，所述沟槽的深度大于n型场阻止层15的结深；然后进行氧化，制备沟槽集电极介质层14，其厚度大于栅介质层82、83的厚度；然后在沟槽内淀积多晶硅，形成集电极电极13；

步骤15：背面淀积金属形成集电极金属17。

实施例10：

本实施例在步骤12中通过增加离子注入步骤在沟槽集电极结构底部形成p型层12，即形成图6所示的器件结构。

实施例11：

本实施例在步骤12中通过增加离子注入步骤在背面形成第二浮空p型体区13，在步骤15之前增加淀积介质层的步骤，即形成图7所示的器件结构。

进一步需要说明的是：本发明可直接选用具有n型漂移区10和n型场阻止层15的双层外延材料作为工艺的起始硅片材料。

进一步需要说明的是：步骤1中n型漂移区10和n型场阻止层15的制备可省略。

进一步需要说明的是：第一介质层21、第二介质层22、第一分裂电极介质层72、第二分裂电极介质层73，第一栅介质层82和第二栅介质层83的材料可以相同也可以不同，各部分可以是同种材料也可以是不同种材料组合而成。