一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法与流程

本发明属于半导体功率器件技术领域，特别涉及一种绝缘栅双极型晶体管(igbt)，具体涉及一种沟槽栅电荷储存型绝缘栅双极型晶体管(cstbt)。

背景技术：

绝缘栅双极型晶体管(igbt)作为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天等各个领域。绝缘栅双极型晶体管(igbt)是一种绝缘型场效应管(mosfet)和双极结型晶体管(bjt)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的mosfet。igbt混合了mosfet结构和双极结型晶体管的工作机理，既具有mosfet易于驱动、输入阻抗低、开关速度快的优点，又具有bjt通态电流密度大、导通压降低、损耗小、稳定性好的优点，因而，igbt的运用改善了电力电子系统的性能。从igbt发明以来，人们一直致力于改善igbt的性能，经过二十几年的发展，相继提出了七代igbt器件结构来不断提升器件的性能。第七代igbt结构——沟槽栅电荷存储型绝缘栅双极型晶体管(cstbt)是通过在p型基区下方引入具有较高掺杂浓度和一定厚度的n型电荷存储层来在p型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善整个n-漂移区的载流子浓度分布，增强n-漂移区的电导调制效应，使igbt获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。随着n型电荷存储层掺杂浓度越高，cstbt电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着n型电荷存储层掺杂浓度的不断提高，会造成cstbt器件击穿电压显著降低。如图1所示的传统cstbt器件结构中，为了有效屏蔽n型电荷存储层的不利影响，获得更高的器件耐压，主要采用如下两种方式：

(1).深的沟槽栅深度，通常使沟槽栅的深度大于n型电荷存储层的结深；

(2).小的元胞宽度，即提高mos结构沟道密度使沟槽栅间距尽可能小；

方式(1)实施的同时会增加栅极-发射极电容和栅极-集电极电容，而igbt的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅深度将会降低器件开关速度、增大器件开关损耗，影响到器件导通压降和开关损耗的折中特性；而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面大的沟道密度还将增加器件的饱和电流密度，使器件短路安全工作区变差。另外，沟槽栅结构中的栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，因此要求整个栅氧化层的厚度均较小，然而mos电容大小与氧化层的厚度成反比，这就使得传统cstbt器件中薄的栅氧化层厚度会显著增加器件的栅极电容，同时沟槽底部的电场集中效应将降低器件的击穿电压，造成器件的可靠性较差。

技术实现要素：

本发明所要解决的技术问题在于：提供一种综合性能优异的沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法，通过合理优化器件结构，减小了器件的饱和电流密度，改善了器件短路安全工作区；改善了沟槽底部电场集中效应，提高了器件击穿电压；减小了器件的栅极电容，提高器件了开关速度，降低了开关损耗；避免了开启动态过程中的电流、电压振荡和emi问题，提高了器件的可靠性；进一步提高了器件发射极端的载流子增强效应，改善了整个n-漂移区的载流子浓度分布以及正向导通压降与开关损耗的折中。并且制造方法与现有cstbt器件的制造工艺兼容。

为了解决上述技术问题，本发明提出的技术方案具体如下：

技术方案一：

一方面，本发明提出一种沟槽栅电荷储存型绝缘栅双极型晶体管，其元胞结构包括：p型集电区12、位于p型集电区12背面的集电极金属13、位于p型集电区12正面的n型电场阻止层11和位于n型电场阻止层11上方的n型漂移区10；n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6、p型体区71和沟槽栅结构；沟槽栅结构沿器件垂直方向部分穿入n型漂移区10；p型体区71位于沟槽栅结构的一侧，p型基区5位于沟槽栅结构的另一侧，且p型体区71的结深大于p型基区5的结深；p型基区5的顶层具有相互接触的n+发射区3和p+发射区4，n+发射区3和p+发射区4并排设置且与上方的第一发射极金属101相连，n型电荷存储层6位于p型基区5和n型漂移区10之间，所述沟槽栅结构包括：栅电极81、第一栅介质层83和第二栅介质层84，栅电极81与n+发射区3、p型基区5和n型电荷存储层6通过第二栅介质层84相隔离，栅电极81与上方第一发射极金属101之间通过第二介质层1402隔离，其特征在于：栅电极81的深度大于p型基区5且小于n型电荷存储层6的结深；所述沟槽栅结构还包括：分裂电极82、第一分裂电极介质层85和第二分裂电极介质层86；分裂电极82与上方第一发射极金属101相连，分裂电极82呈“l”型且半包围栅电极81设置，分裂电极82与栅电极81通过第一栅介质层83相隔离，分裂电极82的深度大于栅电极81的深度；分裂电极82与n型漂移区10通过第一分裂电极介质层85相隔离，并且分裂电极82的深度大于n型电荷存储层6的结深；分裂电极82与p型体区71通过第二分裂电极介质层86相隔离；

所述p型体区71上方还具有与第一发射极金属101相连的串联二极管结构2，部分串联二极管结构2与p型体区71之间通过第一介质层1401相隔离。

进一步的是，本发明中p型体区71的结深大于n型电荷存储层6的结深，并且p型体区71的底部横向延伸包围沟槽栅结构底部形成p型层。

进一步的是，本发明中串联二极管结构采用pn结二极管、肖特基二极管或者齐纳二极管结构。采用pn结二极管和肖特基二极管结构时，二极管的阳极/阴极连接方式相同，具体详见实施例，并且串联的二极管结构个数可以是1个、2个或者更多；采用齐纳二极管结构时，二极管的阳极/阴极连接方式与pn结二极管和肖特基二极管这两种二极管结构的连接方式相反，并且通常采用一个齐纳二极管结构就足够了。

根据本发明具体实施例，本发明中串联二极管结构包括第一p型掺杂区21、第一n型掺杂区22、第二n型掺杂区23和第二p型掺杂区24；其中：第一p型掺杂区21与p型体区71接触，第一n型掺杂区22、第二n型掺杂区23和第二p型掺杂区24与p型体区71之间通过第一介质层1401相隔离；第一p型掺杂区21与第一n型掺杂区22相邻且接触形成第一pn结二极管，所述第二n型掺杂区23和第二p型掺杂区24相邻且接触形成第二pn结二极管，第一pn结二极管和第二pn结二极管之间通过浮空金属层15相连。

进一步的是，本发明中第一栅介质层83、第二栅介质层84、第一分裂电极介质层85和第二分裂电极介质层86的厚度可以相同也可以不同。

进一步的是，本发明中沟槽栅结构的深度小于或者等于p型体区的结深。

进一步的是，本发明中沟槽发射极结构(9)的深度小于或者等于p型体区的结深。

进一步的是，本发明中漂移区结构为npt结构或fs结构。

进一步的是，本发明中igbt器件的半导体材料采用si、sic、gaas或者gan，沟槽填充材料采用多晶si、sic、gaas或者gan，且各部分可以采用同种材料也可采用不同种材料。

技术方案二：

一种沟槽栅电荷储存型绝缘栅双极型晶体管，其元胞结构包括：

p型集电区12、位于p型集电区12背面的集电极金属13、位于p型集电区12正面的n型电场阻止层11和位于n型电场阻止层11上方的n型漂移区10；n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6、p型体区71和沟槽栅结构；沟槽栅结构沿垂直方向部分穿入n型漂移区10；p型体区71位于沟槽栅结构的一侧，p型基区5位于沟槽栅结构的另一侧，且p型体区71的结深大于p型基区5的结深；p型基区5的顶层具有相互接触的n+发射区3和p+发射区4，n+发射区3和p+发射区4并排设置且与上方的第一发射极金属101相连，n型电荷存储层6位于p型基区5和n型漂移区10之间，所述沟槽栅结构包括：栅电极81、第一栅介质层83和第二栅介质层84，栅电极81与n+发射区3、p型基区5和n型电荷存储层6通过第二栅介质层84相隔离，栅电极81与上方第一发射极金属101之间通过第二介质层1402隔离，其特征在于：栅电极81的深度大于p型基区5且小于n型电荷存储层6的结深；所述沟槽栅结构还包括：分裂电极82、第一分裂电极介质层85和第二分裂电极介质层86；分裂电极82与上方第一发射极金属101相连，分裂电极82与栅电极81通过第一栅介质层83相隔离且其深度大于栅电极81的深度；分裂电极82呈“l”型且半包围栅电极81设置，分裂电极82与栅电极81通过第一栅介质层83相隔离，分裂电极82的深度大于栅电极81的深度；分裂电极82与n型漂移区10通过第一分裂电极介质层85相隔离，并且分裂电极82的深度大于n型电荷存储层6的结深；分裂电极82与p型体区71通过第二分裂电极介质层86相隔离；

所述n型漂移区10的顶层中还具有通过沟槽发射极结构9与p型体区71相隔离的浮空p型体区72，浮空p型体区72的结深大于n型电荷存储层6的结深；位于沟槽发射极结构9与沟槽栅结构之间的p型体区71上方具有与第一发射极金属101相连的串联二极管结构2，部分串联二极管结构2与p型体区71之间通过第一介质层1401相隔离；沟槽发射极结构9沿垂直方向穿入p型体区71中，所述沟槽发射极结构9包括：沟槽发射极介质层91和沟槽发射极92，所述沟槽发射极92的侧面和底面均被沟槽发射极介质层91包围；所述沟槽发射极92上方具有与之相连的第二金属发射极102，所述浮空p型体区72上方具有与之相连的第三介质层1403，所述第三介质层1403与所述第二金属发射极102相连接，所述第二金属发射极102与所述串联二极管结构2通过第四介质层1404相隔离。

进一步的是，本发明中p型体区71的结深大于n型电荷存储层6的结深，并且p型体区71的底部横向延伸包围沟槽栅结构底部形成p型层。

进一步的是，本发明中串联二极管结构采用pn结二极管、肖特基二极管或者齐纳二极管结构。采用pn结二极管和肖特基二极管结构时，二极管的阳极/阴极连接方式相同，具体详见实施例，并且串联的二极管结构个数可以是1个、2个或者更多；采用齐纳二极管结构时，二极管的阳极/阴极连接方式与pn结二极管和肖特基二极管这两种二极管结构的连接方式相反，并且通常采用一个齐纳二极管结构就足够了。

根据本发明具体实施例，本发明中串联二极管结构包括第一p型掺杂区21、第一n型掺杂区22、第二n型掺杂区23和第二p型掺杂区24；其中：第一p型掺杂区21与p型体区71接触，第一n型掺杂区22、第二n型掺杂区23和第二p型掺杂区24与p型体区71之间通过第一介质层1401相隔离；第一p型掺杂区21与第一n型掺杂区22相邻且接触形成第一pn结二极管，所述第二n型掺杂区23和第二p型掺杂区24相邻且接触形成第二pn结二极管，第一pn结二极管和第二pn结二极管之间通过浮空金属层15相连。

进一步的是，本发明中第一栅介质层83、第二栅介质层84、第一分裂电极介质层85和第二分裂电极介质层86的厚度可以相同也可以不同。

进一步的是，本发明中沟槽栅结构的深度小于或者等于p型体区的结深。

进一步的是，本发明中沟槽发射极结构(9)的深度小于或者等于p型体区的结深。

进一步的是，本发明中沟槽发射极结构9沿垂直方向贯穿于整个浮空p型体区72中或者沿垂直方向穿入部分浮空p型体区72中。

进一步的是，本发明中漂移区结构为npt结构或fs结构。

进一步的是，本发明中igbt器件的半导体材料采用si、sic、gaas或者gan，沟槽填充材料采用多晶si、sic、gaas或者gan，且各部分可以采用同种材料也可采用不同种材料。

另一方面本发明提出一种沟槽栅电荷储存型绝缘栅双极型晶体管的制造方法，其特征在于，包括如下步骤：

步骤1：采用n型轻掺杂单晶硅片作为器件的n型漂移区10，在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，通过离子注入在硅片顶层一侧注入n型杂质制得n型电荷存储层6；再继续通过离子注入分别在n型电荷存储层6的上方、硅片顶层的中央位置及硅片顶层的另一侧注入p型杂质，并经退火处理分别制得p型基区5、p型体区71和浮空p型体区72；所述p型体区71的结深和所述浮空p型体区71的结深均大于所述n型电荷存储层6的结深；

步骤2：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在n型漂移区10上刻蚀形成相互独立的第一沟槽和第二沟槽，第一沟槽的深度小于或者等于p型体区71的结深，第二沟槽的深度小于或者等于浮空p型体区72的结深，沟槽刻蚀完成后去除保护层；

步骤3：分别在所述第一沟槽和第二沟槽内壁形成介质层，而后分别在第一沟槽和第二沟槽内淀积多晶硅，第二沟槽内壁的介质层及其内的多晶硅共同构成沟槽发射极结构9；

步骤4：采用光刻工艺，刻蚀第一沟槽内壁的部分介质层及部分多晶硅以形成第三沟槽，所述第三沟槽的深度小于p型基区5的结深且大于n型电荷存储层6的结深，且第三沟槽的宽度小于第一沟槽的底部宽度；经刻蚀后剩余的第一沟槽内多晶硅作为分裂电极82，经刻蚀后剩余的第一沟槽内氧化层作为分裂电极介质层；

步骤5：在所述第三沟槽的内壁生长栅介质层，然后在第三沟槽内淀积多晶硅形成栅电极81，所述栅电极81的下表面深度小于p型基区5的结深且大于n型电荷存储层6的结深；分裂电极介质层、分裂电极82、第三沟槽内壁的栅介质层和栅电极81共同构成沟槽栅结构；

步骤6：通过光刻、离子注入工艺:p型基区5顶层分别注入p型杂质和n型杂质制得相互接触且并排设置的n+发射区3和p+发射区4；所述n型发射区3通过栅介质层与栅电极81相连；

步骤7：在器件表面淀积介质层，并采用光刻、刻蚀形成位于浮空p型体区72上表面的第三介质层1403、位于靠近器件内侧设置的第二沟槽内壁介质层上表面的第四介质层1404、位于p型体区71上表面的第一介质层1401和位于栅电极81和栅介质层上表面的第二介质层1402；

步骤8：在p型体区71和第一介质层1401表面生长n型外延层，通过光刻、离子注入工艺制得位于p型体区71上表面的第一p型掺杂区21、均位于第一介质层1401上表面的第一n型掺杂区22、第二p型掺杂区23和第二n型掺杂区24；第一p型掺杂区21一侧与第四介质层1404相接触，其另一侧与第一n型掺杂区22和第一介质层1401接触，所述第二n型掺杂区23和第二p型掺杂区24相接触；

步骤9：刻蚀去除多余n型外延层，在器件表面淀积金属，并采用光刻、刻蚀工艺在第三介质层1403和第四介质层1404之间形成与沟槽发射极结构9上表面相连的第二发射极金属102，在第一n型掺杂区22和第二p型掺杂区23之间形成浮空金属层15，在分裂电极82、n+发射区4和p+发射区5上表面形成第一发射极金属101；

步骤10：翻转硅片，减薄硅片厚度，在硅片背面注入n型杂质并退火制作器件的n型场阻止层11，在n型场阻止层11背面注入p型杂质形成p型集电区12，背面淀积金属形成集电极金属13。

进一步的是，本发明步骤1中可通过增加光刻步骤分三次分别形成p型基区5、p型体区71和浮空p型体区72。

进一步的是，本发明步骤10中n型场阻止层11的制备可在制备器件的正面结构之前进行制备；或者可直接选用具有n型场阻止层11和n型漂移区10的双层外延材料作为工艺起始的硅片材料。

进一步的是，所述介质层1401～1404的材料可以相同也可以不同。本发明通过引入并合理设置分裂电极及分裂电极介质层、沟槽发射极结构、串联二极管、浮空p型体区和p型层，最终在不影响器件阈值电压和开通性能的情况下显著提升器件的综合性能，下面详细阐述本发明的发明原理：

一、本发明通过在沟槽栅结构中引入与发射极等电位的分裂电极并合理设置其与其余结构之间的关系，使得栅电极的深度大于p型基区的结深且小于n型电荷存储层的结深。这一技术手段在不影响igbt器件开通的情况下减小了整个栅极电容，同时分裂电极的存在屏蔽了栅电极底部与集电极的耦合，将栅极-集电极电容转换为了栅极-发射极电容，也进一步减小了栅极-集电极电容，提高了器件的开关速度，减小了开关损耗和驱动损耗。

本发明中分裂电极与发射极等电位，一方面以此来保证在器件开启动态过程中与分裂电极介质层相接触的n型半导体表面不会形成电子积累，而与分裂电极介质层相接触的p型半导体表面不会形成反型层，因此器件不会出现负微分电容效应，避免了开关动态过程中的电流、电压振荡和emi问题，进而提升器件的可靠性。另一方面由于与发射极等电位的分裂电极的引入会使得分裂电极附近载流子浓度的下降，而n型电荷存储层的存在能够补偿分裂电极附近载流子浓度的下降，进而解决了由于引入分裂电极使得器件的正向导通压降急剧增大致使器件特性变差的问题。

二、图1为传统cstbt器件结构，基于这一结构的cstbt器件存在随n型电荷存储层掺杂浓度的不断提高，能够提升正向导通性能但同时也会使得击耐压性能受损，尤其体现在击穿电压显著降低。为有效屏蔽n型电荷存储层这一不利影响，本发明在分裂电极下方引入较厚的介质层，在沟槽栅结构制作工艺步骤中，分裂电极外围和栅电极外围的介质层是分步形成的，而分裂电极外围的厚介质层能够改善沟槽栅底部电场集中效应，有利于提高器件的击穿电压，进而提升器件的可靠性，同时分裂电极的存在能够避免随n型电荷存储层掺杂浓度增加致使导通电压和击穿电压之间的矛盾关系，即本发明在增加n型电荷存储层掺杂浓度以降低导通电压的同时也不会降低击穿电压。另一方面，p型体区的结深超过n型电荷存储层6的结深并横向扩散形成p型层，由于p型层横向延伸使得n型电荷存储层6下方的n型漂移区10完全耗尽，进而使得几乎全部反向电压由p型层和n型电荷存储层6形成的结区承受，以此来避免电荷存储层6的掺杂浓度提高将不再影响器件的击穿电压，从而解决了n型电荷提高存储层掺杂浓度使得器件正向导通性能与耐压性能存在矛盾的问题。

三、本发明通过在器件的p型体区71上方引入串联二极管结构2，在不影响igbt器件阈值电压和开通的情况下正向导通，p型体区71的电位随着集电极电压的增大而增大，当igbt处于正常导通状态时，由于集电极电压较低，此时p型体区71的电位低于串联二极管结构的导通压降vdc，无电流流过二极管串联结构，此时器件特性与传统cstbt结构相同；当igbt处于短路状态时，由于集电极电压很大，p型体区71的电位上升至超过串联二极管结构的导通压降vdc，此时串联二极管结构导通，将使得此p型体区71的电位被拑位在vdc，从而使得器件沟道电压被拑位在较小的值，从而减igbt小器件的饱和电流密度；另外，位于栅电极81下方的分裂电极部分有利于减小了mosfet的沟道密度，进而减小了器件的饱和电流密度，从而改善器件的短路安全工作区特性。

四、本发明,通过进一步设置沟槽发射极结构形成与p型体区71相隔离的浮空p型体区72，浮空p型体区的存在减小了空穴的抽取面积，增强电导调制效应的同时也提高了发射极端的载流子增强效应，进一步改善了整个n型漂移区的载流子浓度分布，从而优化正向导通压降和开关损耗的折中关系。

相比现有技术，本发明的有益效果如下：

本发明在传统cstbt器件结构的基础上通过改进提供了一种新型cstbt器件及其制造方法。本发明合理设计器件结构来综合提高器件的性能，通过在p型体区上方引入串联二极管结构，在器件导通状态下，当p型体区电位高于串联二极管结构的导通压降时，串联二极管结构将mos结构的沟道电压拑位在很小的值，从而减小了器件饱和电流密度，改善了短路安全工作区，降低了导通损耗；通过减小栅电极的深度，使栅电极的深度小于n型电荷存储层的结深减小了栅极-发射极电容和栅极-集电极电容，提高了器件的开关速度，降低了开关损耗；分裂电极的存在减小了mos沟道的密度，进一步减小了器件的饱和电流密度，而分裂电极周围的介质层改善了沟槽底部电场集中效应，提高了器件击穿电压，提高了器件的可靠性；由于分裂电极与发射极金属等电位，在器件开启动态过程中，与分裂电极介质层接触的n型半导体(n型电荷存储层、n-漂移区)表面不会形成电子积累，而与分裂电极介质层接触的p型半导体(p型体区)表面不会形成反型层，因此器件不会出现负微分电容效应，避免了开启动态过程中的电流、电压振荡和emi问题，进一步提高了器件可靠性；浮空p型体区进一步提高了器件发射极端的载流子增强效应，改善了整个n-漂移区的载流子浓度分布，进一步改善了正向导通压降与开关损耗的折中。另外，本发明结构的提出能够克服现有通过加深沟槽栅深度和减小元胞宽度致使器件的开关性能、导通压降和开关损耗折中特性以及可靠性受损的不足。并且本发明制造方法与现有传统cstbt器件的制造工艺相兼容。

附图说明

图1是传统cstbt器件的元胞结构示意图；其中：1为发射极金属，3为n+发射区，4为p+发射区，5为p型基区，6为n型电荷存储层，71为p型体区，81为栅电极，10为n型漂移区，11为n型电场阻止层，12为p型集电区，13为集电极金属，14为介质层。

图2是实施例1提供的cstbt器件元胞结构示意图；

图3是实施例2提供的cstbt器件元胞结构示意图；

图4是实施例3提供的cstbt器件元胞结构示意图；

图5是实施例4提供的cstbt器件元胞结构示意图；

图2至图5中：101为第一发射极金属，102为第二发射极金属，2为串联二极管结构，21为第一p型掺杂区、22为第一n型掺杂区、23为第二n型掺杂区，24为第二p型掺杂区，3为n+发射区，4为p+发射区，5为p型基区，6为n型电荷存储层，71为p型体区，72为浮空p型体区，81为栅电极，82为分裂电极，83为第一栅介质层，84为第二栅介质层，85为第一分裂电极介质层，86为第二分裂电极介质层，9为沟槽发射极结构，91为沟槽发射极介质层，92为沟槽发射极，10为n型漂移区，11为n型电场阻止层，12为p型集电区，13为集电极金属，1401为第一介质层，1402为第二介质层，1403为第三介质层，1404为第四介质层，15为浮空金属层。

图6是本发明实施例2提供的制造方法中在沟槽内壁形成介质层后的结构示意图；

图7是本发明实施例2提供的制造方法中在沟槽内淀积多晶硅后的结构示意图；

图8是本发明实施例2提供的制造方法中刻蚀第一沟槽内的部分氧化层和部分多晶硅后的结构示意图；

图9是本发明实施例2提供的制造方法中在第三沟槽内壁形成栅介质层后的结构示意图；

图10是本发明实施例2提供的制造方法中在第三沟槽中形成栅电极后的结构示意图；

图11是本发明实施例2提供的制造方法中形成n+发射区4和p+发射区5后的结构示意图；

图12是本发明实施例2提供的制造方法中在器件表面形成介质层后的结构示意图；

图13是本发明实施例2提供的制造方法中在器件表面形成串联二极管结构后的结构示意图；

图14是本发明实施例2提供的制造方法中在器件表面形成发射极和浮空电极后的结构示意图；

图15是本发明实施例2提供的制造方法中全部工序完成后形成的器件结构示意图；

图16是本发明实施例3提供的制造方法中在第三沟槽内壁形成栅介质层后的结构示意图；

图17是本发明实施例4提供的制造方法中刻蚀多余多晶硅和氧化层形成第一分裂电极后的结构示意图；

图18是本发明实施例4提供的制造方法中形成第一分裂电极后再形成分裂电极介质层后的结构示意图；

图19是本发明实施例4提供的制造方法中在第一分裂电极及分裂电极介质层内淀积多晶硅后的结构示意图；

图20是本发明实施例4提供的制造方法中刻蚀部分氧化层和部分多晶硅后形成第二分裂电极的结构示意图；

图21是本发明实施例4提供的制造方法中形成栅介质层后的器件结构示意图；

图22是本发明实施例4提供的制造方法中形成多晶硅栅电极后的器件结构示意图。

具体实施方式

下面结合说明书附图和具体实施例对本发明的原理和特性进行详细说明：

实施例1：

本实施例提出如图2所示的一种沟槽栅电荷储存型绝缘栅双极型晶体管，其元胞结构包括：p型集电区12、位于p型集电区12背面的集电极金属13、位于p型集电区12正面的n型电场阻止层11和位于n型电场阻止层11上方的n型漂移区10；n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6、p型体区71和沟槽栅结构；沟槽栅结构沿器件垂直方向部分穿入n型漂移区10；p型体区71位于沟槽栅结构的一侧，p型基区5位于沟槽栅结构的另一侧，且p型体区71的结深大于p型基区5的结深；p型基区5的顶层具有相互接触的n+发射区3和p+发射区4，n+发射区3和p+发射区4并排设置且与上方的第一发射极金属101相连，n型电荷存储层6位于p型基区5和n型漂移区10之间，所述沟槽栅结构包括：栅电极81、第一栅介质层83和第二栅介质层84，栅电极81与n+发射区3、p型基区5和n型电荷存储层6通过第二栅介质层84相隔离，栅电极81与上方第一发射极金属101之间通过第二介质层1402隔离，其特征在于：栅电极81的深度大于p型基区5且小于n型电荷存储层6的结深；所述沟槽栅结构还包括：分裂电极82、第一分裂电极介质层85和第二分裂电极介质层86；分裂电极82与上方第一发射极金属101相连且与发射极金属1等电位，分裂电极82呈“l”型且半包围栅电极81设置，分裂电极82与栅电极81通过第一栅介质层83相隔离，分裂电极82的深度大于栅电极81的深度；分裂电极82与n型漂移区10通过第一分裂电极介质层85相隔离，并且分裂电极82的深度大于n型电荷存储层6的结深；位于栅电极81下方分裂电极82部分的宽度大于分裂电极上部分的宽度与第一栅介质层83的厚度之和且小于分裂电极上部分的宽度、第一栅介质层83的厚度和栅电极81的宽度之和，分裂电极82与p型体区71通过第二分裂电极介质层86相隔离；所述p型体区71上方还具有与第一发射极金属101相连的串联二极管结构2，部分串联二极管结构2与p型体区71之间通过第一介质层1401相隔离。

实施例2：

本实施提出如图3所示的一种沟槽栅电荷储存型绝缘栅双极型晶体管，p型集电区12、位于p型集电区12背面的集电极金属13、位于p型集电区12正面的n型电场阻止层11和位于n型电场阻止层11上方的n型漂移区10；n型漂移区10中具有n+发射区3、p+发射区4、p型基区5、n型电荷存储层6、p型体区71和沟槽栅结构；沟槽栅结构沿垂直方向部分穿入n型漂移区10；p型体区71位于沟槽栅结构的一侧，p型基区5位于沟槽栅结构的另一侧，且p型体区71的结深大于p型基区5的结深；p型基区5的顶层具有相互接触的n+发射区3和p+发射区4，n+发射区3和p+发射区4并排设置且与上方的第一发射极金属101相连，n型电荷存储层6位于p型基区5和n型漂移区10之间，n型电荷存储层6的结深小于p型体区71的结深；所述沟槽栅结构包括：栅电极81、第一栅介质层83和第二栅介质层84，栅电极81与n+发射区3、p型基区5和n型电荷存储层6通过第二栅介质层84相隔离，栅电极81与上方第一发射极金属101之间通过第二介质层1402隔离，其特征在于：栅电极81的深度大于p型基区5且小于n型电荷存储层6的结深；所述沟槽栅结构还包括：分裂电极82、第一分裂电极介质层85和第二分裂电极介质层86；分裂电极82与上方第一发射极金属101相连，分裂电极82与栅电极81通过第一栅介质层83相隔离且其深度大于栅电极81的深度；位于栅电极81下方分裂电极82部分的宽度大于分裂电极上部分的宽度与第一栅介质层83的厚度之和且小于分裂电极上部分的宽度、第一栅介质层83的厚度和栅电极81的宽度之和，并且分裂电极82的深度大于n型电荷存储层6的结深；分裂电极82与n型漂移区10通过第一分裂电极介质层85相隔离，分裂电极82与p型体区71通过第二分裂电极介质层86相隔离；

所述n型漂移区10的顶层中还具有通过沟槽发射极结构9与p型体区71相隔离的浮空p型体区72，浮空p型体区72的结深大于n型电荷存储层6的结深；位于沟槽发射极结构9与沟槽栅结构之间的p型体区71上方具有与第一发射极金属101相连的串联二极管结构2，部分串联二极管结构2与p型体区71之间通过第一介质层1401相隔离；沟槽发射极结构9沿垂直方向穿入p型体区71中，所述沟槽发射极结构9包括：沟槽发射极介质层91和沟槽发射极92，所述沟槽发射极92的侧面和底面均被沟槽发射极介质层91包围；所述沟槽发射极92上方具有与之相连的第二金属发射极102，所述浮空p型体区72上方具有与之相连的第三介质层1403，所述第三介质层1403与所述第二金属发射极102相连接，所述第二金属发射极102与所述串联二极管结构2通过第四介质层1404相隔离。

实施例3：

本实施例提出一种如图4所示的一种沟槽栅电荷储存型绝缘栅双极型晶体管，本实施例除了分裂电极介质层(即第一分裂电极介质层85和第二分裂电极介质层86)的厚度大于栅介质层(即第一栅介质层83和第二栅介质层84)的厚度以外，其余均与实施例2相同。

如图1所示为传统沟槽栅电荷储存型绝缘栅双极型晶体管的结构，栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，整个栅氧化层的厚度均较小，而mos电容大小与栅氧化层的厚度成反比，故而，传统cstbt结构中薄的栅氧化层厚度极大地增大了器件的栅极电容，同时沟槽底部的电场集中效应将降低器件的击穿电压，使得器件的可靠性较差。因此，本实施例相比实施例2一方面能够进一步减小栅极电容，另一方面进一步改善沟槽底部电场集中效应，提高器件击穿电压，提高器件可靠性。

实施例4：

本实施例提出一种如图5所示的一种沟槽栅电荷储存型绝缘栅双极型晶体管，本实施例除了分裂电极及外围分裂电极介质层与实施例2不同以外，其余结构均与实施例2相同；本实施例中分裂电极包括相互连接的第一分裂电极和第二分裂电极，第一分裂电极位于沟槽底部且先于第二分裂电极制备，由于第一分裂电极的宽度小于第二分裂电极的宽度，使得连接第一分裂电极与n型电荷存储层6及n型漂移区10的介质层的厚度大于第二分裂电极与n型电荷存储层及n型漂移区10的介质层的厚度。

本实施例相比实施例2能够进一步减小栅极电容，同时改善沟槽底部电场集中效应，提高器件击穿电压，提高器件可靠性。

实施例5：

本实施例提供一种沟槽栅电荷储存型绝缘栅双极型晶体管的制造方法，其特征在于，包括如下步骤：

步骤1：采用n型轻掺杂单晶硅片作为器件的n型漂移区10，所选硅片的厚度为300～600um，掺杂浓度为10¹³～10¹⁴个/cm³；

步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，通过离子注入在硅片一侧注入n型杂质制得n型电荷存储层6，离子注入的能量为200～500kev，注入剂量为10¹³～10¹⁴个/cm²；再继续通过离子注入在n型电荷存储层6的上方、硅片的中央位置及硅片另一侧注入p型杂质，并经退火处理分别制得p型基区5、p型体区71和浮空p型体区72，离子注入的能量为60～120kev，注入剂量为10¹³～10¹⁴个/cm²，退火温度为1100～1150℃，退火时间为10～30分钟；所述p型基区5位于n型电荷存储层6的上方，所述p型体区71位于n型漂移区10顶层的中央，所述浮空p型体区72位于n型漂移区10顶层的一侧，所述p型体区71的结深和浮空p型体区71的结深均大于n型电荷存储层6的结深；

步骤3：硅片表面淀积一层厚度为700～1000nm的teos保护层，光刻出窗口后进行沟槽硅刻蚀，刻蚀形成相互独立的第一沟槽和第二沟槽，其中：第一沟槽的深度小于或者等于p型体区71的结深，第二沟槽的深度小于或者等于浮空p型体区72的结深，沟槽刻蚀完成后去除teos保护层；

步骤4：在1050℃～1150℃的o2气氛下分别在第一沟槽和第二沟槽的内壁形成氧化层作为沟槽发射极介质91，而后于750℃～950℃下在第一沟槽和第二沟槽内淀积多晶硅作为沟槽发射极92，第二沟槽内壁的氧化质层及其内的多晶硅共同构成沟槽发射极结构9；

步骤5：采用光刻工艺，刻蚀步骤4中第一沟槽内壁的部分氧化层及其内的部分多晶硅进而形成第三沟槽，第三沟槽的深度小于p型基区5的结深且大于n型电荷存储层6的结深，并且第三沟槽的宽度小于第一沟槽的底部宽度；经刻蚀后的第一沟槽内的多晶硅形成分裂电极82，经刻蚀后的第一沟槽内的氧化层作为分裂电极介质层；

步骤6：通过热氧化在第三沟槽的内壁形成氧化层，所形成氧化层作为栅介质层且其厚度小于120nm，然后于750℃～950℃下在第三沟槽内淀积多晶硅形成栅电极81，所述栅电极81的下表面深度小于p型基区5的结深且大于n型电荷存储层6的结深；分裂电极介质层及其内的分裂电极82和第三沟槽内壁的栅介质层及其内的栅电极81共同构成沟槽栅结构；

步骤7：采用光刻、离子注入工艺在p型基区5顶层一端注入n型杂质制得n+发射区3，离子注入的能量为30～60kev，注入剂量为10¹⁵～10¹⁶个/cm²，所述n型发射区3通过栅介质层34与栅电极81相连；

步骤8：采用光刻、离子注入工艺在p型基区5顶层另一端注入p型杂质制得p+发射区4，并经过退火处理，离子注入的能量为60～80kev，注入剂量为10¹⁵～10¹⁶个/cm²，退火温度为900℃，时间为20～30分钟；所述n+发射区3和p+发射区4并排设置；

步骤9：在器件表面淀积介质层，并采用光刻、刻蚀形成位于浮空p型体区72上表面的第三介质层1403、位于靠近器件内侧设置的第二沟槽内壁介质层上表面的第四介质层1404、位于p型体区71上表面的第一介质层1401和位于栅电极81和栅介质层上表面的第二介质层1402；

步骤10：在p型体区71和第一介质层1401表面生长n型外延层，通过光刻、离子注入工艺和退火处理制得位于p型体区71上表面的第一p型掺杂区21、位于第一介质层1401上表面的第一n型掺杂区22、第二p型掺杂区23和第二n型掺杂区24；离子注入n型杂质的能量为30～60kev，注入剂量为10¹⁵～10¹⁶个/cm²，离子注入p型杂质的能量为60～80kev，注入剂量为10¹⁵～10¹⁶个/cm²，退火温度为900℃，时间为20～30分钟；第一p型掺杂区21一侧与第四介质层1404相接触，其另一侧与第一n型掺杂区22和第一介质层1401接触，所述第二n型掺杂区23和第二p型掺杂区24相接触；

步骤11：刻蚀去除多余n型外延层，在器件表面淀积金属，并采用光刻、刻蚀工艺在第三介质层1403和第四介质层1404之间形成与沟槽发射极结构9上表面相连的第二发射极金属102，在第一n型掺杂区22和第二p型掺杂区23之间形成浮空金属层15，在分裂电极82、n+发射区4和p+发射区5上表面形成第一发射极金属101；

步骤12：翻转硅片，减薄硅片厚度，在硅片背面注入n型杂质并退火制作器件的n型场阻止层11，离子注入的能量为1500～2000kev，注入剂量为10¹³～10¹⁴个/cm²，退火温度为1200～1250℃，时间为300～600分钟；在n型场阻止层11背面注入p型杂质形成p型集电区12，注入能量为40～60kev，注入剂量为10¹²～10¹³个/cm²，在h2与n2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；背面淀积金属形成集电极金属13，至此完成沟槽栅电荷存储型igbt的制备。

进一步的是，本发明步骤2中可通过增加光刻步骤分三次分别形成p型基区5、p型体区71和浮空p型体区72。

进一步的是，本发明步骤12中n型场阻止层11的制备可在制备器件的正面结构之前进行制备；或者可直接选用具有n型场阻止层11和n型漂移区10的双层外延材料作为工艺起始的硅片材料。

进一步的是，所述介质层1401～1404、栅介质层、分裂电极介质层和沟槽发射极介质91的材料可以相同也可以不同，栅介质层或者分裂电极介质层也可以采用不同介质材料形成。

进一步的，所述工艺步骤中第一步n型场阻止层11的制备可省略。

实施例6：

本实施例与实施例4的不同在于：采用热氧化形成栅介质层时通过控制生长时间使其小于同样采用热氧化法在第一沟槽底部形成氧化层的生长时间，使得栅介质层的厚度小于第一沟槽底部的氧化层厚度，即可制得如图4所示的器件结构，上述操作为本领域常规操作，本实施例在此不再赘述。

实施例7：

本实施例与实施例4的不同在于：在步骤4中增加光刻步骤，分步形成第一分裂电极821和第二分裂电极822以及呈阶梯状的分裂电极介质层，即可制得如图5所示的器件结构。上述操作为本领域常规操作，本实施例在此不再赘述。