半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。

由于金属具有良好的导电性，在半导体技术中，往往通过金属插塞实现源漏掺杂区与外部电路的电连接。然而，由于金属与半导体之间的费米能级相差较大，金属插塞与源漏掺杂区之间的势垒较高，导致金属插塞与源漏掺杂区之间的接触电阻较大。现有技术通过在金属插塞与源漏掺杂区之间形成金属硅化物来降低接触电阻，提高半导体结构的性能。

然而，现有技术形成的半导体结构仍然存在金属硅化物与源漏掺杂区之间的接触电阻较大或者寄生电容较大的问题。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，以减小金属硅化物与源漏掺杂区之间的接触电阻，同时降低寄生电容。

为解决上述问题，本发明技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构，所述栅极结构两侧的衬底中具有凹槽；位于所述凹槽底部和侧壁暴露出的衬底中的源漏掺杂区；位于所述衬底上的介质层，所述介质层覆盖所述栅极结构侧壁，所述介质层中具有接触孔，所述接触孔与所述凹槽贯通，在平行于沟道长度方向上，所述凹槽的尺寸大于所述接触孔的尺寸；位于所述凹槽底部和侧壁表面的金属化物；位于所述接触孔和凹槽中的插塞，所述金属化物位于所述插塞和源漏掺杂区之间。

可选的，所述凹槽侧壁垂直于底部；所述凹槽的侧壁至底部呈向衬底内凹陷的弧面；或者，所述凹槽的侧壁与衬底表面呈σ形。

可选的，所述凹槽沿沟道长度方向上的尺寸为15nm～50nm；所述凹槽的深度为30nm～80nm。

可选的，所述衬底包括基底和位于所述基底上的鳍部；所述栅极结构横跨所述鳍部，且覆盖所述鳍部部分侧壁和顶部表面；所述凹槽位于所述栅极结构两侧的鳍部中，所述凹槽在垂直于所述鳍部延伸方向上贯穿所述鳍部；所述接触孔底部暴露出所述栅极结构两侧的鳍部侧壁；所述金属化物还位于所述接触孔暴露出的源漏掺杂区侧壁表面。

本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；形成栅极结构、介质层和源漏掺杂区，所述栅极结构位于所述衬底上，所述栅极结构两侧的衬底中具有凹槽，所述源漏掺杂区位于所述凹槽底部和侧壁暴露出的衬底中，所述介质层位于所述衬底上，且覆盖所述栅极结构侧壁，所述介质层中具有接触孔，所述接触孔与所述凹槽贯通，在平行于沟道长度方向上，所述凹槽的尺寸大于所述接触孔的尺寸；在所述凹槽底部和侧壁表面形成金属化物；形成所述金属化物之后，在所述接触孔和凹槽中形成插塞。

可选的，形成所述介质层之后，形成所述凹槽；形成所述接触孔、凹槽和介质层的步骤包括：在所述衬底上形成介质层；对部分所述介质层进行刻蚀，在所述栅极结构两侧的介质层中形成接触孔，所述接触孔底部暴露出所述衬底；对所述接触孔底部的衬底进行刻蚀，在所述衬底中形成凹槽。

可选的，对所述接触孔底部的衬底进行刻蚀的工艺包括湿法刻蚀工艺、各向同性干法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺的组合。

可选的，形成所述接触孔和凹槽之后，形成所述源漏掺杂区；形成所述源漏掺杂区的步骤包括：对所述凹槽底部和侧壁暴露出的衬底进行离子注入，在所述凹槽底部和侧壁中注入源漏离子，形成源漏掺杂区。

可选的，形成所述介质层之前，形成所述凹槽；所述形成方法还包括：形成介质层之前，在所述凹槽中形成牺牲层，所述牺牲层的材料与所述衬底的材料不相同；形成接触孔之后，去除所述牺牲层。

可选的，所述牺牲层与所述介质层的材料不相同。

可选的，所述牺牲层的材料为非晶硅、非晶锗、非晶硅锗、无定型碳、氮化硅或氮氧化硅。

可选的，当所述牺牲层的材料为非晶硅、非晶锗、非晶硅锗或无定型碳时，形成所述牺牲层的工艺包括：低温外延工艺、原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺；当所述牺牲层的材料为氮化硅或氮氧化硅时，形成所述牺牲层的工艺包括：原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺。

可选的，去除所述牺牲层的工艺包括湿法刻蚀工艺和各向异性干法刻蚀工艺中的一种或两种组合。

可选的，所述牺牲层的材料为非晶硅，去除所述牺牲层的工艺包括湿法刻蚀工艺；去除所述牺牲层的工艺参数包括：刻蚀剂包括氨水或四甲基氢氧化铵溶液。

可选的，形成所述凹槽之后，形成所述牺牲层之前，形成所述源漏掺杂区；或者，去除所述牺牲层之后，形成所述源漏掺杂区；形成所述源漏掺杂区的步骤包括：对所述凹槽底部和侧壁进行离子注入，在所述凹槽底部和侧壁暴露出的衬底中注入源漏离子，形成源漏掺杂区。

可选的，形成所述介质层、栅极结构和凹槽的步骤包括：在所述衬底上形成伪栅极结构；以所述伪栅极结构为掩膜，对所述衬底进行刻蚀，在所述伪栅极结构两侧的衬底中形成所述凹槽；在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁，且暴露出所述伪栅极结构顶部；去除所述伪栅极结构，在所述介质层中形成开口；在所述开口中形成栅极结构；或者，形成所述介质层之前，在所述衬底上形成所述栅极结构；形成所述栅极结构和凹槽的步骤包括：在所述衬底上形成栅极结构；以所述栅极结构为掩膜，对所述衬底进行刻蚀，在所述栅极结构两侧的衬底中形成所述凹槽。

可选的，所述衬底包括基底和位于所述基底上的鳍部；所述栅极结构横跨所述鳍部，且覆盖所述鳍部部分侧壁和顶部表面；所述凹槽位于所述栅极结构两侧的鳍部中；形成所述凹槽之前，所述形成方法还包括：在所述鳍部侧壁表面形成阻挡层；所述凹槽侧壁暴露出所述阻挡层。

可选的，形成所述金属化物的步骤包括：在所述凹槽侧壁和底部、所述接触孔侧壁和底部以及所述介质层上形成金属层；对所述金属层进行退火处理，使所述凹槽和接触孔暴露出的源漏掺杂区与所述金属层反应，形成金属化物。

可选的，所述阻挡层的材料为氮化硅或氮氧化硅。

可选的，形成所述牺牲层之后，形成所述介质层之前，还包括：去除所述阻挡层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构中，所述衬底中具有凹槽，所述凹槽底部和侧壁表面具有所述金属化物。由于在平行于沟道长度方向上，所述凹槽的尺寸大于所述接触孔的尺寸，所述金属化物位于所述凹槽底部和侧壁表面，所述金属化物与所述源漏掺杂区的接触面积较大，则所述金属化物与所述源漏掺杂区之间的接触电阻较小。

进一步，所述凹槽在垂直于所述鳍部延伸方向上贯穿所述鳍部，所述接触孔底部暴露出所述栅极结构两侧的源漏掺杂区侧壁和顶部表面，所述金属化物还位于所述接触孔底部暴露出的源漏掺杂区侧壁表面。所述金属化物还位于所述接触孔底部暴露出的源漏掺杂区侧壁表面能够进一步增加金属化物与所述源漏掺杂区的接触面积，从而减低金属化物与所述源漏掺杂区之间的接触电阻。

本发明技术方案提供的半导体结构的形成方法中，所述衬底中具有凹槽，所述凹槽底部和侧壁表面具有金属化物。所述金属化物与所述源漏掺杂区的接触面积较大，则所述金属化物与所述源漏掺杂区之间的接触电阻较小。

进一步，形成所述介质层之前，在所述衬底中形成凹槽。形成介质层之前，形成所述凹槽，能够避免介质层对形成凹槽的影响，从而容易控制所述凹槽的形貌和尺寸。此外，所述牺牲层的材料与所述衬底的材料不相同，能够在去除所述牺牲的过程中，增加所述牺牲层与衬底的刻蚀选择比，从而不容易损耗所述凹槽侧壁和底部。因此，所述形成方法容易控制所述凹槽的尺寸和形貌，改善所形成半导体结构的性能。

进一步，所述牺牲层与介质层的材料不相同，在去除所述牺牲层的过程中，不容易损耗所述接触孔侧壁的介质层，从而能够改善介质层的隔离性能。因此，所述形成方法能够改善半导体结构的性能。

进一步，形成凹槽之前，在所述鳍部侧壁表面形成阻挡层。所述阻挡层能够在形成牺牲层的过程中，限制所述牺牲层沿垂直于鳍部侧壁方向上的尺寸，从而能够使所述牺牲层与阻挡层接触的面较平坦，使得后续形成的凹槽平行于所述阻挡层的侧壁表面较平坦。因此，在形成所述插塞之后，所述插塞表面较平坦，从而能够避免尖端放电，进而能够改善所形成半导体结构的性能。

附图说明

图1和图2是一种半导体结构的形成方法各步骤的结构示意图；

图3至图22是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

现有技术形成的半导体结构存在诸多问题，例如：金属化物与所述源漏掺杂区之间的接触电阻较大。

现结合一种半导体结构，分析所述半导体结构中，金属化物与所述源漏掺杂区之间的接触电阻较大的原因：

图1和图2是一种半导体结构的结构示意图。

请参考图1和图2，图2是图1沿切割线a1-a1’的剖面图，图1是图2沿切割线a2-a2’的剖面图，所述半导体结构包括：衬底100，所述衬底100上具有鳍部101；位于所述衬底100上的隔离结构102，所述隔离结构102覆盖所述鳍部101部分侧壁，且所述隔离结构102表面低于所述鳍部102顶部表面；横跨所述鳍部101的栅极结构111，所述栅极结构111覆盖所述鳍部101部分侧壁和顶部表面；位于所述栅极结构111两侧鳍部101中的源漏掺杂层110；覆盖所述栅极111、源漏掺杂层110和隔离结构102的介质层120；位于所述介质层120中的接触孔，所述接触孔底部暴露出所述源漏掺杂层110顶部；位于接触孔底部暴露出的源漏掺杂层110表面的金属硅化物131；位于所述接触孔中的插塞130，所述金属硅化物131位于所述插塞130与源漏掺杂层110之间。

其中，所述源漏掺杂层110位于所述鳍部101中，在沿沟道长度方向上，所述鳍部101覆盖所述源漏掺杂层110侧壁，所述鳍部101暴露出所述源漏掺杂层110顶部，因此，所述金属化物131仅位于所述源漏掺杂层110顶部表面。所述金属化物131与源漏掺杂层110的接触面积较小，从而导致所述金属化物131与源漏掺杂区120之间的接触电阻较高。

为解决所述技术问题，本发明提供了一种半导体结构，包括：位于所述衬底中的凹槽在平行于所述沟道长度方向上，所述凹槽的尺寸大于所述接触孔的尺寸；位于所述凹槽底部和侧壁中的源漏掺杂区；位于所述第凹槽底部和侧壁表面的金属化物。由于在平行于所述沟道长度方向上，所述凹槽的尺寸大于所述接触孔的尺寸，所述金属化物位于所述凹槽底部和侧壁表面，所述金属化物与所述源漏掺杂区的接触面积较大，则所述金属化物与所述源漏掺杂区之间的接触电阻较小。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图22是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图3，提供衬底。

本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底，例如硅衬底、锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。

本实施例中，所述基底200和鳍部201的材料为硅、硅锗或锗。

所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁，所述隔离结构202表面低于所述鳍部201顶部表面。

所述隔离结构202用于实现相邻鳍部201之间的电隔离，所述隔离结构202还用于实现后续形成的栅极结构与衬底之间的电隔离。

所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

本实施例中，形成所述隔离结构202的工艺包括：化学气相沉积工艺。在其他实施例中，形成所述隔离结构的工艺还可以为物理气相沉积工艺或原子层沉积工艺。

在其他实施例中，所述衬底为平面衬底，则所述隔离结构位于所述隔离区衬底中。

本实施例中，所述形成方法还包括：在所述鳍部201顶部和侧壁表面形成氧化层。

所述氧化层用于在后续形成伪栅极结构的过程中起刻蚀停止的作用。

所述氧化层的材料为氧化硅。形成所述氧化层的工艺包括：热氧化工艺或原位水汽生成工艺。

后续形成栅极结构、介质层和源漏掺杂区，所述栅极结构位于所述衬底上，所述栅极结构两侧的衬底中具有凹槽，所述源漏掺杂区位于所述凹槽底部和侧壁暴露出的衬底中，所述介质层位于所述衬底上，且覆盖所述栅极结构侧壁，所述介质层中具有接触孔，所述接触孔与所述凹槽贯通，在平行于沟道长度方向上，所述凹槽的尺寸大于所述接触孔的尺寸。

本实施例中，形成所述栅极结构、介质层、凹槽和接触孔之后，形成所述源漏掺杂区。在其他实施例中，还可以在形成所述栅极结构和凹槽之后，形成介质层之前，形成所述源漏掺杂区。

具体的，形成所述栅极结构、介质层、凹槽、接触孔和源漏掺杂区的步骤如图4至图18所示。

后续形成栅极结构和介质层，所述介质层位于所述衬底上，且覆盖所述栅极结构侧壁。本实施例中，形成所述栅极结构和介质层的步骤如图4至图12所示。

本实施例中，通过后栅(gate-last)工艺形成所述半导体结构。在其他实施例中，还可以通过前栅(gate-first)工艺形成所述半导体结构。

请参考图4和图5，图5是图4沿切割线b1-b1’的剖面图，在所述衬底上形成伪栅极结构230。

所述伪栅极结构230用于为后续形成栅极结构占据空间。

本实施例中，所述伪栅极结构230包括：位于所述衬底上的伪栅极；位于所述伪栅极上的掩膜层。

本实施例中，所述伪栅极结构230横跨所述鳍部201，且覆盖所述鳍部201部分侧壁和顶部表面。所述伪栅极横跨所述鳍部201，且覆盖所述鳍部201部分侧壁和顶部表面。

所述掩膜层的材料为氮化硅或氮氧化硅。

本实施例中，所述形成方法还包括：在所述伪栅极结构230侧壁表面形成侧墙231。

所述侧墙231用于定义后续形成的凹槽的位置，并能够定义后续形成的源漏掺杂区的位置，防止源漏掺杂区距离沟道过近，从而能够防止源漏穿通。另外，所述侧墙231能够在后续形成接触孔的过程中，保护所述栅极结构，减小栅极结构的损耗。

所述侧墙231的材料与后续形成的介质层的材料不相同。具体的，所述侧墙231的材料为氮化硅或氮氧化硅。

本实施例中，所述形成方法还包括：在所述鳍部201侧壁表面形成阻挡层。

具体的，本实施例中，形成所述阻挡层的步骤如图6和图7所示。

请参考图6，在所述鳍部201侧壁和顶部表面形成初始阻挡层210。

所述初始阻挡层210用于后续形成阻挡层，从而限制后续形成的牺牲层沿垂直于鳍部201侧壁方向上的尺寸，改善牺牲层形貌。

所述初始阻挡层210的材料为非晶材料。具体的，所述初始阻挡层210的材料为氮化硅、氧化硅或氮氧化硅。

形成所述初始阻挡层210的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

如果所述初始阻挡层210的厚度过小，不利于后续改善牺牲层221的形貌；如果所述初始阻挡层210的厚度过大，容易增加工艺难度。具体的，本实施例中，所述初始阻挡层210的厚度为3nm～10nm。

形成所述初始阻挡层210的工艺包括化学气相沉积工艺。

形成所述初始阻挡层210的工艺参数包括：反应气体包括硅烷(dcs)和氨气；反应温度为650℃～800℃。

请参考图7，去除所述鳍部201顶部的初始阻挡层210(如图6所示)，形成阻挡层211。

所述阻挡层211能够在后续形成牺牲层的过程中，限制所述牺牲层沿垂直于鳍部201侧壁方向上的尺寸，从而能够使后续形成的牺牲层与阻挡层211接触的面较平坦，从而使得后续形成的凹槽平行于所述阻挡层211的侧壁表面较平坦。后续形成插塞之后，所述插塞表面较平坦，从而能够避免尖端放电，进而改善所形成半导体结构的性能。

本实施例中，去除所述鳍部201顶部的初始阻挡层210的工艺包括各向异性干法刻蚀工艺。各向异性干法刻蚀在纵向上的刻蚀速率大于横向的刻蚀速率，从而能够去除所述鳍部201顶部的初始阻挡层210，保留鳍部201侧壁表面的初始阻挡层210，形成阻挡层211。

请参考图8和图9，图9是图8沿切割线b2-b2’的剖面图，在所述伪栅极结构230两侧的衬底中形成凹槽220。在平行于沟道长度方向上，所述凹槽220的尺寸大于后续形成的接触孔的尺寸。

所述凹槽220用于后续容纳插塞，并使后续的金属化物位于所述凹槽220侧壁和底部，从而能够增加金属化物与所述源漏掺杂区的接触面积，进而减小所述金属化物与所述源漏掺杂区之间的接触电阻。

本实施例中，所述凹槽220位于所述鳍部201中。

本实施例中，形成所述凹槽220的步骤包括：以所述伪栅极结构230为掩膜对所述衬底进行刻蚀，在所述伪栅极结构230两侧的衬底中形成所述凹槽220。

本实施例中，所述凹槽220侧壁垂直于底部。在其他实施例中，所述凹槽的侧壁至底部呈向衬底内凹陷的弧面；或者，所述凹槽的侧壁与衬底表面呈σ形。

如果所述凹槽220的深度过大，容易使后续形成于所述凹槽220底部暴露出的衬底中的源漏掺杂区与栅极结构之间的距离过大，从而不利于栅极结构对沟道中载流子的控制作用，从而容易产生漏电流；如果所述凹槽220的深度过小，不利于增加后续形成的源漏掺杂区与金属化物的接触面积，从而不利于降低源漏掺杂区与金属化物之间的接触电阻。具体的，本实施例中，所述凹槽220的深度为30nm～80nm。

如果所述凹槽220在沟道长度方向上的尺寸过大，容易导致后续形成于所述凹槽220远离所述栅极结构的侧壁中的源漏掺杂区距离后续的栅极结构过远，从而容易引起漏电流；如果所述凹槽220在沟道长度方向上的尺寸过小，不利于增加后续形成的源漏掺杂区与金属化物的接触面积，从而不利于降低源漏掺杂区与金属化物之间的接触电阻。具体的，本实施例中，所述凹槽220在沟道长度方向上的尺寸为15nm～50nm。

本实施例中，所述凹槽220在垂直于所述鳍部201延伸方向上贯穿所述鳍部201。在其他实施例中，所述凹槽在垂直于所述鳍部延伸方向上可以不贯穿所述鳍部。

本实施例中，形成所述凹槽220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合。

请参考图10和图11，图11是图10沿切割线c2-c2’方向的剖面图，在所述凹槽220(如图9所示)中形成牺牲层221，所述牺牲层221与所述衬底的材料不相同。

所述牺牲层221用于填充所述凹槽220，避免后续介质层240材料进入所述凹槽220中。

所述牺牲层221的材料与所述衬底的材料不相同，能够在后续去除所述牺牲的过程中，增加所述牺牲层221与衬底的刻蚀选择比，从而不容易损耗所述凹槽220侧壁和底部。因此，所述形成方法容易控制所述凹槽220的尺寸，改善所形成半导体结构的性能。

本实施例中，所述牺牲层221的材料与后续形成的介质层的材料不相同。

所述牺牲层221与介质层的材料不相同，在去除所述牺牲层221的过程中，不容易损耗后续形成的接触孔侧壁的介质层，从而能够改善介质层的隔离性能。因此，所述形成方法能够改善半导体结构的性能。

所述牺牲层221的材料为非晶硅、非晶锗、非晶硅锗、无定型碳、氮化硅或氮氧化硅。具体的，本实施例中，所述牺牲层221的材料为非晶硅。

本实施例中，形成所述非晶硅的工艺包括低温外延工艺、化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。具体的，形成所述非晶硅的工艺包括低温外延工艺。在其他实施例中，所述牺牲层的材料为非晶锗、非晶硅锗或无定型碳时，形成所述牺牲层的工艺包括：低温外延工艺、原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺；当所述牺牲层的材料为氮化硅或氮氧化硅时，形成所述牺牲层的工艺包括：原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺。

需要说明的是，低温外延工艺具有选择性，牺牲层221仅在衬底表面生长，所述阻挡层211表面不容易形成牺牲层221材料。因此，所述形成方法可以保留所述阻挡层211。在其他实施例中，形成所述牺牲层之后，后续形成介质层之前，所述形成方法还包括：去除所述阻挡层。

在另一实施例中，当所述牺牲层的材料为非晶锗、非晶硅锗或无定型碳，形成所述牺牲层的工艺为化学气相沉积工艺或原子层沉积工艺，形成所述牺牲层之后，后续形成介质层之前，还可以去除所述阻挡层。所述阻挡层包括第一面和第二面，所述第二面与所述牺牲层接触。化学气相沉积工艺或原子层沉积工艺容易在所述阻挡层第一面表面形成牺牲层。当所述牺牲层的材料为非晶锗、非晶硅锗或无定型碳时，由于非晶锗、非晶硅锗或无定型碳在后续退火工艺中容易再结晶形成晶体，容易影响后续形成的介质层的绝缘性。另外，如果所述阻挡层第一面的牺牲层脱落至衬底上其他的半导体器件表面，容易引起半导体器件的漏电。因此，去除所述阻挡层能够改善所形成半导体结构的性能。

在形成所述牺牲层221的过程中，所述阻挡层211能够限制所述牺牲层221在垂直于鳍部201侧壁方向上的尺寸，从而能够使所述牺牲层221与阻挡层211接触的面较平坦。

本实施例中，形成所述牺牲层221的工艺参数包括：反应气体包括硅烷和二氯硅烷，反应温度为450℃～600℃，气体压强为0.1torr～1torr。

请参考图12，在所述衬底上形成介质层240，所述介质层240覆盖所述伪栅极结构230侧壁，且暴露出所述伪栅极结构230顶部。

所述介质层240用于实现衬底与外部电路的电隔离。

本实施例中，所述介质层240的材料为氧化硅。在其他实施例中，所述初始底层介质层的材料为低k介质层，k小于3.9。所述低k介质材料包括：碳掺杂的氧化硅、氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料或聚乙烯多孔材料。

形成所述介质层240的步骤包括：在所述牺牲层221和伪栅极结构230上形成初始介质层；对所述初始介质层进行平坦化处理，暴露出所述伪栅极结构230顶部表面，形成介质层240。

本实施例中，形成所述初始介质层的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的初始介质层的填充性能好，能够充分填充鳍部201之间的间隙。

所述平坦化处理的工艺包括化机械研磨工艺。

请参考图13和图14，图14是图13沿切割线c3-c3’的剖面图，去除所述伪栅极结构230(如图11所示)，在所述介质层240中形成开口；在所述开口中形成栅极结构233。

去除所述伪栅极结构230的工艺包括干法刻蚀工艺或湿法刻蚀工艺中的一种或两种组合。

所述栅极结构233包括：位于所述开口底部和侧壁表面的栅介质层；位于所述栅介质层上的第一覆盖层；位于所述第一覆盖层上的功函数层；位于所述功函数层上的栅极。

所述栅极的材料为金属，例如：al、cu、ag、au、ni、ti、w、wn或wsi。

所述栅介质层用于实现栅极与衬底之间的电隔离。

所述栅介质层的材料包括高k(k大于3.9)介质材料，例如：hfo2、la2o3、hfsion、hfalo2、zro2、al2o3或hfsio4。

所述第一覆盖层和第二覆盖层的材料为氮化钛或氮化钽。

当所形成的半导体结构为nmos晶体管时，所述功函数层的材料为钛铝；当所形成半导体结构为pmos晶体管时，所述功函数层的材料为氮化钛或氮化钽。

形成所述栅极结构之后，所述形成方法还包括：在所述介质层240和栅极结构上形成顶层介质层241。

所述顶层介质层241用于实现栅极结构233与外部电路的电隔离。

所述顶层介质层241的材料为氧化硅或低k(k小于3.9)介质材料，所述低k介质材料为多孔材料。所述低k介质材料包括：碳掺杂的氧化硅、氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料或聚乙烯多孔材料。

本实施例中，形成所述顶层介质层241的工艺包括化学气相沉积工艺。在其他实施例中，形成所述顶层介质层的工艺包括旋涂工艺。

请参考图15和图16，图16是图15沿切割线c4-c4’的剖面图，在所述介质层240中形成接触孔242，所述接触孔242底部暴露出所述牺牲层221(如图14所示)；形成所述接触孔242之后，去除所述牺牲层221。

所述接触孔242和凹槽220用于后续容纳插塞260。

本实施例中，所述接触孔242与所述凹槽220贯通。所述介质层覆盖所述阻挡层211侧壁。在其他实施例中，所述接触孔还暴露出所述鳍部侧壁。所述接触孔暴露出所述鳍部侧壁，能够使后续离子注入过程中，在所述接触孔暴露出的鳍部侧壁中注入源漏离子，从而所述接触孔侧壁还暴露出所述源漏掺杂区。

本实施例中，所述接触孔242还位于所述顶层介质层241中，所述接触孔242自所述顶层介质层241贯穿至所述介质层240中。

本实施例中，形成所述接触孔242的步骤包括：对所述部分介质层240和顶层介质层241进行刻蚀，在所述介质层240和顶层介质层241中形成接触孔242。

对部分所述介质层240和顶层介质层241进行刻蚀的步骤包括：在所述顶层介质层上形成图形化的光刻胶；以所述光刻胶为掩膜对所述顶层介质层层241和介质层240进行刻蚀至暴露出所述牺牲层。

本实施例中，所述介质层覆盖所述阻挡层侧壁。在其他实施例中，所述介质层还可以暴露出所述介质层侧壁，对部分所述介质层和顶层介质层进行刻蚀的步骤包括：以所述光刻胶为掩膜对所述顶层介质层和介质层进行刻蚀至暴露出所述隔离结构。

去除所述牺牲层221的工艺包括：湿法刻蚀工艺、各向同性干法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺的组合。

湿法刻蚀工艺和各向同性干法刻蚀工艺在各个方向上的刻蚀速率接近，在沿纵向刻蚀所述牺牲层221的同时，还可以沿横向刻蚀所述牺牲层221，从而能够使所述牺牲层被完全去除。

由于所述牺牲层221与所述衬底的材料不相同，可以通过调节去除所述牺牲层221的工艺参数，使牺牲层221与衬底具有较大的刻蚀选择比，从而能够在去除所述牺牲层221的过程中，减小对凹槽220侧壁和底部的损伤，减少凹槽220底部和侧壁暴露出的衬底中的缺陷，从而改善半导体结构的性能。

具体的，本实施例中，去除所述牺牲层221的工艺包括湿法刻蚀工艺。

本实施例中，去除所述牺牲层221的刻蚀液为nh4oh溶液。在其他实施例中，去除所述牺牲层的刻蚀液包括四甲基氢氧化铵溶液。

本实施例中，调节刻蚀液中nh4oh的浓度以及刻蚀液的温度，可以使去除牺牲层221的过程中牺牲层221的刻蚀速率远大于衬底的刻蚀速率，从而能够使去除牺牲层221的过程中对凹槽220侧壁和底部暴露出的衬底的损耗较小。具体的，本实施例中，nh4oh与水的体积比值为：1～20；刻蚀温度为25℃～80℃。

请参考图17和图18，图18是图17沿切割线c5-c5’的剖面图，在所述凹槽220底部和侧壁暴露出的衬底中形成源漏掺杂区250。

本实施例中，在去除所述牺牲层221(如图14所示)之后，形成所述源漏掺杂区250。在其他实施例中，还可以在形成所述凹槽之后，形成介质层之前，形成所述源漏掺杂区。

形成所述源漏掺杂区250的步骤包括：对所述凹槽220底部和侧壁进行离子注入，在所述凹槽220底部和侧壁中暴露出的衬底中注入源漏离子，形成源漏掺杂区250。

当所形成半导体结构为nmos晶体管时，所述源漏离子为磷离子和砷离子中的一种或两种组合。具体的，所述离子注入的工艺参数包括：当所述源漏离子为磷离子时，注入计量为1e15atoms/cm²～3e15atoms/cm²，注入能量为2kev～8kev；当所述源漏离子为砷离子时，注入计量为1e15atoms/cm²～5e15atoms/cm²，注入能量为1kev～6kev。

当所形成的半导体结构为pmos晶体管时，所述源漏离子为硼离子。具体的，所述离子注入的工艺参数包括：注入剂量为1e15atoms/cm²～4e15atoms/cm²，注入能量为0.5kev～4kev。

选择上述离子注入剂量的意义在于：如果所述离子注入的计量过大，容易使所述源漏掺杂区250中源漏离子的浓度过大，容易增加所形成半导体结构的漏电流；如果所述离子注入的计量过小，容易使所述源漏掺杂区250中源漏离子的浓度过小，影响所形成半导体结构的性能，例如降低阈值电压和增加能耗。

选择上述离子注入能量的意义在于：如果所述离子注入能量过高，容易导致所形成源漏掺杂区250的结深过大，使得源漏掺杂区250底部距离栅极结构233较远，从而容易产生源漏穿通；如果所述离子注入能量过低，不容易使源漏离子注入所述鳍部201中。

请参考图19和图20，图20是图19沿切割线c6-c6’的剖面图，在所述凹槽220侧壁和底部，以及所述接触孔242底部暴露出的源漏掺杂区250表面形成金属化物251。

所述金属化物251用于减小后续形成的插塞与源漏掺杂区250之间的接触电阻。

形成所述金属化物251的步骤包括：在所述凹槽220侧壁和底部、所述接触孔242底部和侧壁以及所述介质层240上形成金属层；对所述金属层进行退火处理，使所述凹槽220和接触孔242暴露出的源漏掺杂区250与所述金属层反应，形成金属化物251。

所述金属层的材料为ni、co或pt。

需要说明的是，所述凹槽220在沿沟道长度方向上的尺寸大于所述接触孔242在沿沟道长度方向上的尺寸，所述金属化物251位于所述凹槽220底部和侧壁表面，所述金属化物251与所述源漏掺杂区250的接触面积较大，则所述金属化物251与所述源漏掺杂区250之间的接触电阻较小。

在其他实施例中，形成介质层之后，去除所述阻挡层，且所述接触孔底部还暴露出部分鳍部侧壁。则所述离子注入之后，所述源漏掺杂区还位于所述接触孔暴露出的鳍部侧壁中，则所述接触孔底部暴露出的源漏掺杂区与所述金属反应形成金属化物，从而能够进一步增加金属化物与源漏掺杂区的接触面积，减小金属化物与源漏掺杂区之间的接触电阻。因此，所述形成方法能够降低金属化物与源漏掺杂区之间的接触电阻，改善所形成半导体结构的性能。

本实施例中，形成所述金属化物251之后，还包括：去除所述介质层240上和接触孔242侧壁表面的金属层。

去除剩余的金属层能够减小金属层对介质层240隔离性能的影响。

请参考图21和图22，图22是图11沿切割线c7-c7’的剖面图，形成所述金属化物251之后，在所述凹槽220和接触孔242中形成插塞260。

所述插塞260用于实现源漏掺杂区250与外部电路的电连接。

由于所述阻挡层211对牺牲层221(如图13所示)在垂直于鳍部201侧壁方向上的尺寸的限制，使所述牺牲层221与阻挡层211接触的面较平坦，从而使得所述凹槽220平行于所述鳍部201侧壁的面较平坦。因此，在形成所述插塞260之后，所述插塞260平行于所述鳍部201侧壁的面较平坦，从而能够避免尖端放电，进而能够改善所形成半导体结构的性能。

所述插塞260的材料为钨或铜。

形成所述插塞260的工艺包括电镀工艺。

继续参考图21和图22，本发明实施例还提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构233，所述栅极结构233两侧的衬底中具有凹槽；位于所述凹槽底部和侧壁暴露出的衬底中的源漏掺杂区250；位于所述衬底上的介质层240，所述介质层240覆盖所述栅极结构233侧壁，所述介质层240中具有接触孔，所述接触孔与所述凹槽贯通，在沟道长度方向上，所述凹槽的尺寸大于所述接触孔的尺寸；位于所述凹槽底部和侧壁表面的金属化物251；位于所述接触孔和凹槽中的插塞260，所述金属化物251位于所述插塞260和源漏掺杂区250之间。

本实施例中，所述凹槽侧壁垂直于底部。在其他实施例中，所述凹槽的侧壁至底部呈向衬底内凹陷的弧面；或者，所述凹槽的侧壁与衬底表面呈σ形。

本实施例中，所述凹槽在沟道长度方向上的尺寸为15nm～50nm；所述凹槽的深度为30nm～80nm。

本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底。

本实施例中，所述栅极结构233横跨所述鳍部201，且覆盖所述鳍部201部分侧壁和顶部表面。

本实施例中，所述凹槽220位于所述栅极结构233两侧的鳍部201中，所述凹槽在垂直于所述鳍部201延伸方向上贯穿所述鳍部201。

本实施例中，所述半导体结构还包括：位于所述凹槽侧壁表面的阻挡层211。在其他实施例中，所述凹槽侧壁表面可以不包括所述阻挡层。

所述阻挡层211的材料为氮化硅或氮氧化硅。

本实施例中，所述介质层240还覆盖所述阻挡层211。在其他实施例中，所述介质层还可以暴露出所述鳍部侧壁的源漏掺杂区，所述金属化物还位于所述接触孔暴露出的源漏掺杂区侧壁表面。

本实施例的半导体结构与上一实施例的形成方法形成的半导体结构相同，在此不多做赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。