自偏压双向ESD保护电路的制作方法

静电放电(esd)保护电路使用通过esd事件触发的箝位器(clamp)安全地使受保护焊盘或节点放电。双向(dualdirection)或双向(bidirectional)箝位电路为正esd电压和负esd电压提供保护，同时允许信号在正常操作期间进行正负摆动。在许多应用中采用双向esd保护。例如，双向esd保护适用于音频信号输入、接口和电平转换器。使用深n阱等在cmos工艺中实施为双向开关二极管或其它晶体闸流管的esd箝位器通常具有高阈值或触发电压(triggervoltage)，并且因此对于保护低电压电路是具有挑战性的。通过使用多晶硅栅极可降低具有p⁺/n^-阱结击穿方案的双向箝位器的触发电压，以提高esd箝位器效率。当向栅极提供适当的偏压时，可防止沟道泄漏，从而在正常操作期间保持箝位电路断开。对于使用p⁺/n^-阱结击穿触发esd保护的箝位电路中的pmos栅极结构，在正常操作期间对栅极加偏压为高于pmos阈值电压。然而，在负电压施加到受保护焊盘的正常操作期间，在正供电轨处对箝位电路栅极加偏压可引起栅极氧化物完整性(goi)问题。供选择地，两个单独的单向电路可用于用正信令和负信令保护每个节点。然而，这样的做法将可能增加集成电路(ic)的管芯大小。

技术实现要素：

所公开的示例提供一种双向esd保护电路，该双向esd保护电路包括保护结构或箝位部件，以响应于受保护节点电压和控制电压信号在esd事件期间上升到触发电压以上，选择性地在受保护节点处的第一端子和参考节点处的第二端子之间传导电流。偏压电路以对应于第一端子的第一电压和第二端子的第二电压中的较高电压的控制电压对栅极或其它保护结构控制端子加偏压，以控制触发电压，从而在正常操作期间保持esd保护结构断开。在某些实施例中，使用多路复用器，以选择性地施加第一电压或第二电压作为偏压控制信号，例如，使用具有用于自偏压(self-biasing)的交叉耦接的栅极和漏极的两个pmos晶体管，并且使用自选择(self-selecting)多路复用器。

附图说明

图1是示意性地示出esd保护电路的局部截面侧视图，esd保护电路包括自偏压双向esd保护电路和偏压电路，自偏压双向esd保护电路实施三端双向可控硅开关(triac)，偏压电路包括多路复用器。

图2是示出图1的电路中的多路复用器的双pmos晶体管实施方式的示意图。

图3是示出用于栅控(gated)和非栅控双向保护结构的触发电压的作为受保护节点电压的函数的电流的曲线图。

图4是作为图1的双向esd保护电路的受保护节点电压的函数的栅极控制电压的曲线图。

图5是正常操作期间作为时间的函数的受保护节点电压和栅极控制电压的曲线图，其中时变受保护节点电压的幅度低于esd保护结构触发电压。

图6是具有向偏压电路多路复用器提供选择信号的比较器的另一个自偏压双向esd保护电路实施例的局部示意图。

图7是包括图1的自偏压双向esd保护电路以保护连接到受保护节点的主(host)电路的集成电路的示意图。

图8是包括图6的自偏压双向esd保护电路以保护主电路的另一个集成电路实施例的示意图。

图9是示意性地示出包括自偏压双向esd保护电路和偏压电路的对称2指状物esd保护电路的局部截面侧视图，自偏压双向esd保护电路实施三端双向可控硅开关。

图10是示意性地示出包括自偏压双向esd保护电路和偏压电路的对称四指状物esd保护电路的局部截面侧视图，自偏压双向esd保护电路实施三端双向可控硅开关。

图11是示意性地示出包括自偏压双向esd保护电路和偏压电路的替代性的对称2指状物esd保护电路的局部截面侧视图，自偏压双向esd保护电路实施三端双向可控硅开关。

图12是示意性地示出图9的对称2指状物esd保护电路中的从焊盘到接地的正esd应力放电电流路径的局部截面侧视图。

图13是示意性地示出图9的对称2指状物esd保护电路中的从接地到焊盘的负esd应力放电电流路径的局部截面侧视图。

具体实施方式

在附图中，相似的附图标记在全文中指的是相似的元件，并且各种特征不一定按比例绘制。在以下讨论中和在权利要求中，术语“包括(including)”、“包括(includes)”、“具有(having)”，“具有(has)”、“具有(with)”或其变体旨在以类似于术语“包括(comprising)”的方式为包含性的，并且因此应被解释为意味着“包括但不限于...”。再者，术语“耦接(couple)”或“耦接(couples)”旨在包括间接或直接的电或机械连接或其组合。例如，如果第一设备耦接到第二设备或与第二设备耦接，则该连接可通过直接电连接，或通过经由一个或更多个中间设备和连接的间接电连接。

在制造、组装、测试期间或在给定应用中的正常操作期间，集成电路可通过esd事件被损坏。可通过在ic的一个或更多个引脚、焊盘或端子处引起高电压的ic与带电体(例如，人)的接触启动esd事件。当电荷量超过通过ic的导电路径的能力时，esd事件可通过热逸溃和形成的结短路和/或引起金属氧化物半导体(mos)电路中的栅极结短路的电介质击穿，损坏ic的主电路。可在ic中提供所公开的esd保护电路，以在受保护焊盘或节点与参考节点之间使esd电流分流。受保护焊盘可为在正常操作期间用于将音频信号或正电压或负电压的其它时变信号传送到ic的i/o连接件。由于施加到受保护焊盘的正常时变信号导致的esd保护电路的假触发是不期望的。而且，期望提供合理的低触发电压或阈值电压以快速导通esd保护结构，从而保护ic的主电路免受过量正esd电压或负esd电压的影响。

如本文所描述的，esd应力事件可被理解为包括i/o或功率焊盘或产生高于正常供应给焊盘(例如，高于vdd或低于负供电轨)的电压的升高的电压(例如，相对于vss或其它电压参考节点)的电路的其它外部可访问节点上的事件，或除非被esd保护电路衰减否则可给电路部件加应力或使电路部件退化的其它esd事件。例如，esd应力事件可包括在测试人体模型(hbm类0、1a、1b、1c、2、3a和3b)、充电设备模型(cdm类c1、c2、c3、c4、c5和c6)，以及机器模型(mm类m1、m2、m3和m4)的esd抗干扰性分类中使用的事件。人体模型由于来自人类的放电而模拟esd，并且hbm分类的各个级别通常用于描述esd应力事件。当带电设备与导电材料接触时，cdm模拟带电设备的放电，并且mm表示从对象到部件的放电。许多ic包括主电路，该主电路可被向一个或更多个ic端子(例如，引脚、焊盘)递送高电压的esd事件损坏。

图1示出包括在半导体衬底102(诸如硅)上和/或半导体衬底102(诸如硅)中制备的双向esd保护结构101和多路复用器偏压电路128的示例esd保护电路100。在某些实施例中，偏压电路128选择性地将与保护结构101的第一端子a1或第二端子a2相关联的电压作为偏压控制信号或控制电压信号vg施加到控制端子或栅极结构g。在图2所示的一个示例中，偏压电路128包括具有用于自偏压以实施自选择多路复用器的交叉耦接的栅极和漏极的两个pmos晶体管p1和pmos晶体管p2。在其它示例中，多路复用器128输出选择由比较器电路600控制，如下面图6和图8所示。在某些示例中，偏压电路128感测受保护焊盘或节点电压与接地或参考节点之间的电压差，并且在节点121上产生栅极偏压控制电压信号vg，该节点121跟踪端子a1和端子a2处的两个电压中的较高电压。通过信号电平在受保护节点上的预期操作范围内的这种操作，偏压电路128将pmos控制栅极结构和保护结构101维持在断开状态，同时减轻沟道泄漏，并且不使栅极结构暴露于氧化物完整性问题。所公开的偏压电路还避免对于ic的每个受保护焊盘使用两个单向箝位器的做法所需的多余空间。

在某些实施例中，esd保护电路100包括如图1中虚线所示的栅控三端双向可控硅开关101。在该示例中，双向esd保护结构101包括连接到受保护节点124的第一保护结构端子a1(例如，第一阳极)、连接到参考节点126的第二保护结构端子a2(例如，第二阳极)，以及控制端子g。在一个示例中，受保护节点124是连接到ic的对应的引脚或焊盘125的i/o线。在一个示例中，受保护节点124从具有在预期信号范围(例如，+/-2.0v)中的正电压和负电压的外部电路(未示出)接收音频或其它ac电压信号vpad。在一个示例中，参考节点126是ic的接地节点或具有参考电压vref的其它参考节点。而且，在某些实施例中，参考节点126连接到ic焊盘127，用于访问主ic外部的电路。

在操作中，esd保护结构101被配置为响应于控制端子g处的受保护节点电压和控制电压信号vg在esd事件期间上升到正常信号范围之外(例如，相对于参考节点电压vref)的触发电压vt1以上，选择性地在受保护节点124和参考节点126之间传导电流。而且，当vpad处于正常操作范围(例如，-2.0v≤vpad≤+2.0v)时，偏压电路128将控制电压信号vg维持在大约节点电压vpad和节点电压vref中的最高电压处。这确保esd保护结构101在非esd事件操作期间保持断开或至少减轻泄漏。而且，控制栅极结构的栅极电介质(例如，栅极氧化物)118的电压将始终被限制到vpad和vref之间的差值。这允许使用单个低电压cmos栅极制备工艺来构造受保护主电路(未示出)的晶体管，以及构造esd保护结构101的栅极结构118、栅极结构120、栅极结构122，而不会产生不利的goi效应。

在一个示例中，esd保护结构101是双向三端双向可控硅开关，由衬底102中的旁边是注入有磷或其它n型掺杂剂的第一n阱104的注入硼或其它p型掺杂剂的p阱或其它第一p掺杂区域106形成双向三端双向可控硅开关。在一个示例中，第一p掺杂区域106具有在1e16-1e17cm^-3范围内的p型掺杂剂浓度，并且第一n阱104具有在1e16-1e17cm^-3范围内的n型掺杂剂浓度。通过在衬底102中在第一p掺杂区域106下方注入n型掺杂剂形成例如具有在1e18-1e19cm^-3范围内的掺杂剂浓度的深n阱(dnw)108。第一p掺杂区域106邻近第一n阱104的至少一部分，并且邻近图1中右侧的另一个n阱104a。在该示例中，第一p掺杂区域106被n掺杂区域104、n掺杂区域104a以及n掺杂区域108(例如，在1e16-1e17cm^-3范围内的n型掺杂剂浓度)横向和纵向地包围。保护结构101还包括形成在第一p掺杂区域106中以限定电连接到第一保护结构端子a1的第一触点的第一n+区域116-1和第一p+区域114-1。在一个示例中，所示的p+区域114具有在1e19-1e20cm^-3范围内的p型掺杂剂浓度。在一个示例中，所示的n+区域114具有在1e19-1e20cm^-3范围内的n型掺杂剂浓度。在某些示例中，在单个集成电路封装中制备所示的esd保护结构101和相关联的电路(例如，包括主电路和偏压电路128)，其中在ic的一个或更多个金属化互连层(未示出)中实施各种示意性示出的互连。

第二p掺杂区域110与衬底102中的第一p掺杂区域106横向间隔开。在一个示例中，第二p掺杂区域110在衬底102中形成为p阱。在另一个示例中，第二p掺杂区域110是p掺杂衬底102的一部分。第二n+区域116-2和第二p+区域114-2形成在第二p掺杂区域110中，以限定电连接到第二保护结构端子a2的第二触点。第一隔离结构112横向设置在第一n+区域116-1和第三p+区域114-3之间，并且第二隔离结构112横向设置在第一n+区域116-1和第一p+区域114-1之间。结构101还包括横向设置在第二n+区域116-2和第四p+区域114-4之间的第三隔离结构112，以及横向设置在第二n+区域116-2和第二p+区域114-2之间的第四隔离结构112。可使用任何合适的隔离结构112，并且可根据任何合适的技术(诸如场氧化物结构、浅沟槽隔离(sti)结构和工艺等)制备任何合适的隔离结构112。

第一n阱104横向设置在衬底102中的第一p掺杂区域106和第二p掺杂区域110之间，并且第一触点和第二触点通过双pn结彼此隔离。在一个实施方式中，由第二n+区域116-2和第二p+区域114-2形成的第二触点连接到参考电压节点126。在该示例中，由第一n+区域116-1和第一p+区域114-1形成的第一触点和相关联的p阱(例如，r阱)106借助于由第一n阱104、dnw108和另一个n阱104a形成的简单连接的n型区域与参考节点电压vref隔离。第一触点在ic中连接到焊盘125以接收电压信号vpad，该电压信号vpad相对于vref可为正的或负的。在某些示例中，参考节点126连接到ic的参考引脚或焊盘127。所示的示例还包括与p+区域114-1横向间隔开且连接到第一触点a1的第三n+区域116-3，以及与p+区域114-2向外横向间隔开且连接到第二触点a2的第四n+区域116-4。

在该示例中，pmos型控制栅极结构覆在第一n阱104的上沟道部分上面，并且包括设置在n阱104的上沟道部分和上覆的金属或多晶硅栅极120之间的栅极氧化物或其它栅极电介质118。氧化物或其它电介质侧壁122形成在栅极结构120的侧面上。栅极结构120经由线路121连接到多路复用器偏压电路128的输出端，如图1中示意性所示的。栅极结构118、栅极结构120、栅极结构122位于n阱104的沟道部分上方，以限定电连接到控制端子g的栅极触点。该沟道部分被横向设置在衬底102中的第一n+区域116-1和第一n阱104之间的第三p+区域114-3以及横向设置在衬底102中的第二n+区域116-2和第一n阱104之间的第四p+区域114-4横向界定。

还参考图2，偏压电路128以对应于端子a1的vpad和端子a2的vref中的较高者的电压vg对控制端子g加偏压，以控制esd保护结构101的触发电压vt1，从而保持esd保护结构101在正常操作期间断开。在esd事件期间向栅极控制端子g施加电压vg通过增加栅极边缘下的硅中的电场且因而降低p+/n-阱结的击穿电压，有助于降低整个esd保护结构101(与非栅控结构相比)的触发电压vt1。在pad相对于参考受正应力的esd事件期间，通过n阱104到第四p+结114-4的击穿触发箝位器。在相反极性的esd事件期间，通过n阱104到第三p+结114-3的击穿触发箝位器。为了帮助更进一步减少触发电压，所示的示例还包括独自安置在第一n阱104的上部以及第三p+区域114-3和第四p+区域114-4之间的轻掺杂p区域115，但是该轻掺杂p区域115不是对于所有实施例都是必需的。在使用的情况下，由于与具有较大曲率半径的供选择的缓变结相比具有小的曲率半径的浅结轮廓，所以轻掺杂区域115(掺杂有与p+区域114相比较低的掺杂浓度的p型掺杂剂(例如，硼))具有进一步增加结处的电场的效果。在esd事件期间，栅极偏压有效地减少阈值电压，以促进esd保护结构101的合适的触发，以响应于与主ic相关联的esd事件。此外，当受保护节点电压vpad在预期的正和负电压信号范围中转变时，正常操作期间对栅极电压vg的增强的控制防止或减轻在正常操作中倒置沟道的无意形成，以及两个p+结114-3和p+结114-4之间的随后的泄漏。

图2中的偏压电路128示例是自选择多路复用器，该自选择多路复用器包括连接到受保护节点124的第一输入端子a、连接到参考节点126的第二输入端子b，以及连接到控制端子g的输出端y。在操作中，当vpad>vref时，多路复用器以第一模式将输出端y连接到第一输入端子a，并且当vpad<vref时，多路复用器以第二模式将输出端y连接到第二输入端子b。图2的示例是紧凑设计，该紧凑设计通过第一pmos晶体管p1和第二pmos晶体管p2的漏极和栅极控制端子的交叉连接，自选择在端子y处的输出连接。第一晶体管p1包括连接到控制端子g的第一源极、连接到受保护节点124的第一漏极，以及连接到参考节点126的第一栅极。第二pmos晶体管p2包括连接到控制端子g的第二源极、连接到参考节点126的第二漏极，以及连接到受保护节点124的第二栅极。通过该连接，当vpad>vref时，晶体管p1导通以将vpad连接到输出端子y，并且当vpad相对于vref为负的时，p2导通以将vref连接到输出端子y。这确保栅极结构的薄栅极氧化物118两端的电压在正常操作期间不会达到过量电平，从而减轻或避免goi问题。这进而促进使用也用于构造主ic中的其它低电压电路的低电压cmos制备工艺来制备栅极结构118、栅极结构120、栅极结构122。可使用不同的cmos、双极或其它形式的多路复用器电路128，以对栅极结构和其它实施例加偏压。

图3提供示出电流曲线302的曲线图300，电流曲线302示出流过双向栅控esd保护结构101的电流，电流曲线302作为分别示出大约-10v和+10v的负触发电压303a和正触发电压303b(vt1)的受保护节点电压vpad的函数。曲线图300还示出对于非栅控双向保护结构具有显著更高的触发电压305a和触发电压305b(例如，大约-/+15v)的曲线304。如先前所提及的，栅控结构118、栅控结构120、栅控结构122的使用有利地降低了保护结构101的阈值触发电压，以提供对主ic中的esd事件的更好的响应。此外，所示的示例中的偏压电路128促进降低触发电压vt1。图1和图2中的轻掺杂(例如，ldd)区域115的选择性的使用可进一步减少pmos状态结构的阈值电压，并且从而减少针对正受保护节点电压vpad和负受保护节点电压vpad两者的esd保护结构触发电压vt1。在一个示例中，轻掺杂区域115具有在1e16-1e17cm^-3的范围内的p型掺杂剂浓度。

图4提供具有曲线402的曲线图400，曲线402示出作为图1和图2的双向esd保护电路100的一个示例的受保护节点电压vpad的函数的栅极控制电压vg。此外，图5提供曲线图500，曲线图500示出在正常操作期间作为时间的函数的栅极控制电压曲线502(vg)和受保护节点电压曲线504(vpad)，其中示例正弦vpad信号在低于esd保护结构触发电压的预期的信号范围(例如，+/-2v)中的正值和负值之间转变。如在曲线402和曲线502中所看到的，偏压电路128提供通常等于受保护节点电压vpad的正值的栅极控制电压信号vg。然而，对于vpad的负值，偏压电路128将控制电压vg箝位到参考节点电压值vref(例如，在该示例中的0.0v)。

图6示出另一个自偏压双向esd保护电路实施例100，自偏压双向esd保护电路实施例100包括如上所述的多路复用器偏压电路128，以及向偏压电路多路复用器128的选择输入端提供选择信号sel的比较器600。在该示例中，比较器600包括连接到受保护节点124以接收受保护节点电压信号vpad的第一(+)输入端601，以及连接到参考节点126以接收参考节点电压信号vref的第二输入端602。当vpad>vref时，比较器600的输出端604提供处于第一电平的选择信号sel，以引起多路复用器128将第一输入端a连接到多路复用器输出端y。当vpad<vref时，比较器600的输出端604提供处于不同的第二电平的选择信号sel，以引起多路复用器128将第二多路复用器和输入端b连接到多路复用器输出端y。如上面所提及的，图2中的自选择多路复用器128使用交叉连接的一对pmos晶体管p1和pmos晶体管p2，并且因此与图6中的实施例相比，节省了ic区域和功耗。

图7示意性地示出包括图1和图2的自偏压双向esd保护电路100以保护连接到受保护节点124的主电路701的集成电路(ic)700。在该示例中，外部电路710在正常操作期间提供vpad信号以供主电路701使用，并且保护电路100向受保护节点124和相关联的ic焊盘125提供esd保护。如图7中所看到的，参考电压节点126也可为经由对应的ic焊盘127外部可访问的，但是不是所有实施例的要求。在esd事件期间，esd保护结构101选择性地将电流从受保护节点124传导到参考节点126，以便引导esd电流远离主电路701流走，并且防止受保护节点124上的过量电压上升。图8示出包括具有上面所描述的比较器600的图6的自偏压双向esd保护电路100以保护主电路110的ic700的另一个可能的实施例。

图9示出包括如上所述的自偏压双向esd保护电路以实施三端双向可控硅开关的对称2指状物esd保护电路配置900。在图9的示例中，围绕深n阱108上方的p阱106上方的焊盘连接提供中心对称，其中第一栅极结构120和第二栅极结构120在对应的小写字体的n阱104上方。图9的横向对称实施方式有利地为相对于接地在焊盘处的正esd事件和负esd事件提供对称传导路径。图10示出另一个对称自偏压双向esd保护电路示例1000，对称自偏压双向esd保护电路示例1000包括由具有交错的栅极结构指状物的对应的p阱106上方的对应的栅极结构120形成的4个指状物。对称的概念可扩展到任何数量的指状物，并且在某些实施方式(图10中未示出)中，可沿着外浅槽隔离或场氧化物结构来构造横向外侧的最终接地连接件或触点。如图9所示，而且，电路1000的任一侧面上的最终接地或参考触点结构可通过最终p+区域(例如，可省略最终n+区域)旁边的sti或场氧化物结构终止。图11示出包括自偏压双向esd保护电路和偏压电路的替代性的对称2指状物esd保护电路1100，自偏压双向esd保护电路实施三端双向可控硅开关。在该情况下，焊盘触点仅包括由对应的sti结构与横向向外的p+区域分离的单个n+区域。

图12和图13分别示出图9的2指状物esd保护电路900中的正esd应力放电电流路径和负esd应力放电电流路径。如图12所示，正esd事件通过电流沿着对称电流路径1201和电流路径1202从来自焊盘节点124的中心向外流动到接地或参考节点126进行放电。对于负esd事件(例如，在vpad<vref的情况下)，负esd应力放电电流沿着图13中所示的路径1301和路径1302从参考节点126向内流动到示例2指状物esd保护电路900中的焊盘节点124。

因此，本公开提供改进的双向esd保护电路100，该双向esd保护电路100可实施用于esd保护或其它用途的自偏压三端双向可控硅开关设备100。所描述的三端双向可控硅开关设备100包括第一端子a1和第二端子a2以及控制端子g，以及偏压电路128，偏压电路128(可操作的偏压电路128)被供电用于以控制电压vg对控制端子g加偏压，以控制三端双向可控硅开关100的触发电压vt1。如先前所提及的，图2的示例有利地采用包括第一pmos晶体管p1的紧凑自选择偏压电路128，第一pmos晶体管p1具有连接到控制端子g的第一源极、连接到第一端子a1的第一漏极，以及连接到第二端子a2的第一栅极。图2中所示的三端双向可控硅开关设计100的偏压电路128还包括第二pmos晶体管p2，第二pmos晶体管p2具有连接到控制端子g的第二源极、连接到第二端子a2的第二漏极，以及连接到第一端子a1的第二栅极。

上面的示例仅仅是对本公开的各个方面的几个可能的实施例的说明，其中在阅读且理解本说明书和附图后，本领域技术人员将会想到等效变更和/或修改。在所描述的实施例中修改是可能的，并且在权利要求的范围内，其它实施例是可能的。