P型沟槽栅MOSFET及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种p型沟槽栅mosfet；本发明还涉及一种p型沟槽栅mosfet的制造方法。

背景技术：

如图1所示，是现有p型沟槽栅mosfet结构示意图；现有p型沟槽栅mosfet包括：

p型重掺杂的半导体衬底101。

在所述半导体衬底101上形成有一层p型轻掺杂的外延层102。由图1所示可知，外延层102为双外延层结构，底部外延层1021为过渡层，顶部外延层1022为所需要的用于形成漂移区的掺杂结构的外延层。底部外延层1021的掺杂浓度要大于顶部外延层1022的掺杂浓度，用于阻挡后续n型阱区103的热过程中所述半导体衬底101的p型杂质扩散到所述顶部外延层1022中，也即避免所述顶部外延层1022的掺杂受到所述半导体衬底101的掺杂的影响。

n型阱区103形成于所述外延层102表面，所述n型阱区103通过单次离子注入的杂质经退火后形成，所述n型阱区103主要是通过退火来激活并推进到所需要的深度，故所述n型阱区103需要采用较高的退火温度，如所述n型阱区103一般采用如下工艺参数：

所述n型阱区103对应的离子注入的注入能量为120kev，注入剂量为1.7e13cm^-2。

所述n型阱区103对应的所述退火工艺的参数为：退火温度为1150℃，退火时间为30分钟。

也即现有技术中，所述n型阱区103的热过程较大，使得所述外延层102中需要采用过渡层1021。

沟槽栅包括沟槽，形成于所述沟槽侧面和底部表面的栅氧化层105以及填充于所述沟槽中的多晶硅栅106。

所述沟槽穿过所述n型阱区103。

被所述多晶硅栅106侧面覆盖的所述n型阱区103表面用于形成沟道。

在所述n型阱区103的表面形成有p型重掺杂的源区104。

漏区由减薄后的所述半导体衬底101组成。

由所述n型阱区103底部的所述外延层102组成器件的漂移区。如图1所示可知，现有器件的漂移区的厚度为h101。

如图2a所示，是图1所示的现有器件的仿真图，图2a为器件的剖面图，在器件的不同区域用不同灰度表示对应区域的掺杂浓度，即图2a中显示的dopingconcentration[cm^-3]，cm^-3表示单位cm^-3；图2b是沿图2a中的y轴的掺杂分布曲线，图2b中aa线左侧对应于源区104的掺杂，aa线和bb线之间对应于n型阱区103的掺杂，bb线的右侧对应于n型外延层102的掺杂。

技术实现要素：

本发明所要解决的技术问题是提供一种p型沟槽栅mosfet，能降低器件的导通电阻。为此，本发明还提供一种p型沟槽栅mosfet的制造方法。

为解决上述技术问题，本发明提供的p型沟槽栅mosfet包括：

p型重掺杂的半导体衬底。

在所述半导体衬底上形成有一层p型轻掺杂的外延层。

n型阱区形成于所述外延层表面，所述n型阱区通过多次离子注入的杂质经退火后叠加形成，通过增加各所述离子注入的注入能量调节所述n型阱区的深度，以减少退火工艺对所述n型阱区的深度的调节，从而降低所述退火工艺的温度，并进而减少所述半导体衬底的杂质向上扩散的量，使得在所述外延层和所述半导体衬底之间形成无过渡层的直接接触的结构，从而减少所述外延层的厚度，降低p型沟槽栅mosfet的导通电阻。

进一步的改进是，沟槽栅包括沟槽，形成于所述沟槽侧面和底部表面的栅氧化层以及填充于所述沟槽中的多晶硅栅。

所述沟槽穿过所述n型阱区。

被所述多晶硅栅侧面覆盖的所述n型阱区表面用于形成沟道。

进一步的改进是，在所述n型阱区的表面形成有p型重掺杂的源区。

进一步的改进是，漏区由减薄后的所述半导体衬底组成。

进一步的改进是，由所述n型阱区底部的所述外延层组成器件的漂移区；所述外延层和所述半导体衬底之间的无过渡层的直接接触的结构使所述漂移区的厚度减少，从而降低所述p型沟槽栅mosfet的导通电阻。

进一步的改进是，所述外延层的厚度的最小值缩小到4微米以下。

进一步的改进是，所述外延层的电阻率为电阻率为0.28欧姆·厘米～0.32欧姆·厘米。

进一步的改进是，所述n型阱区对应的离子注入为3次，分别具有如下工艺参数：

第一次离子注入的注入能量为180kev，注入剂量为2e12cm^-2。

第二次离子注入的注入能量为240kev，注入剂量为2e12cm^-2。

第三次离子注入的注入能量为300kev，注入剂量为2e12cm^-2。

所述n型阱区对应的所述退火工艺的参数为：退火温度为1000℃，退火时间为30分钟。

为解决上述技术问题，本发明提供的p型沟槽栅mosfet的制造方法包括如下步骤：

步骤一、提供一p型重掺杂的半导体衬底。

步骤二、采用外延工艺在所述半导体衬底上形成一层p型轻掺杂的外延层。

步骤三、在所述外延层表面进行多次n型掺杂的离子注入，进行退火工艺，所述退火工艺完成后由各次所述离子注入的杂质叠加形成n型阱区。

通过增加各所述离子注入的注入能量调节所述n型阱区的深度，以减少退火工艺对所述n型阱区的深度的调节，从而降低所述退火工艺的温度，并进而减少所述半导体衬底的杂质向上扩散的量，使得在所述外延层和所述半导体衬底之间形成无过渡层的直接接触的结构，从而减少所述外延层的厚度，降低p型沟槽栅mosfet的导通电阻。

进一步的改进是，还包括步骤：

步骤四、形成沟槽栅的沟槽，所述沟槽穿过所述n型阱区。

步骤五、在所述沟槽侧面和底部表面形成栅氧化层。

步骤六、在所述沟槽中填充多晶硅形成多晶硅栅；被所述多晶硅栅侧面覆盖的所述n型阱区表面用于形成沟道。

步骤七、进行p型重掺杂的源注入在所述n型阱区的表面形成源区。

步骤八、对所述半导体衬底进行背面减薄，由减薄后的所述半导体衬底组成p型重掺杂的漏区。

进一步的改进是，由所述n型阱区底部的所述外延层组成器件的漂移区；所述外延层和所述半导体衬底之间的无过渡层的直接接触的结构使所述漂移区的厚度减少，从而降低p型沟槽栅mosfet的导通电阻。

进一步的改进是，所述外延层的厚度的最小值缩小到4微米以下。

进一步的改进是，所述外延层的电阻率为0.28欧姆·厘米～0.32欧姆·厘米。

进一步的改进是，所述n型阱区对应的离子注入为3次，分别具有如下工艺参数：

第一次离子注入的注入能量为180kev，注入剂量为2e12cm^-2。

第二次离子注入的注入能量为240kev，注入剂量为2e12cm^-2。

第三次离子注入的注入能量为300kev，注入剂量为2e12cm^-2。

所述n型阱区对应的所述退火工艺的参数为：退火温度为1000℃，退火时间为30分钟。

进一步的改进是，所述半导体衬底为硅衬底，所述外延层为硅外延层。

本发明的技术方案根据本发明的技术问题做了有针对性的设计，具体为结合了n型阱区的工艺结构以及p型轻掺杂的外延层的结构来对器件的整体结构做了设计，n型阱区的深度主要是通过多次离子注入的注入能量来调节，降低了退火工艺对n型阱区的深度的调节，从而能降低n型阱区所采用的退火工艺温度；这样能够减少p型重掺杂的半导体衬底的杂质向上扩散的量，使得在外延层和半导体衬底之间形成无过渡层的直接接触的结构，从而能减少外延层的厚度，降低p型沟槽栅mosfet的导通电阻；同时还能使器件的击穿电压和阈值电压基本保存不变。

另外，由于本发明的外延层的厚度的减少，而在半导体制造领域中，外延层的成本较高，所以本发明还能减少工艺成本。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有p型沟槽栅mosfet结构示意图；

图2a是图1所示的现有器件的仿真图；

图2b是沿图2a中的y轴的掺杂分布曲线；

图3是本发明实施例p型沟槽栅mosfet结构示意图；

图4a是图3所示的现有器件的仿真图；

图4b是沿图4a中的y轴的掺杂分布曲线。

具体实施方式

如图3所示，是本发明实施例p型沟槽栅mosfet结构示意图；本发明实施例p型沟槽栅mosfet包括：

p型重掺杂的半导体衬底1。较佳为，所述半导体衬底1为硅衬底，后续的外延层2为硅外延层。

在所述半导体衬底1上形成有一层p型轻掺杂的外延层2。

n型阱区3形成于所述外延层2表面，所述n型阱区3通过多次离子注入的杂质经退火后叠加形成，通过增加各所述离子注入的注入能量调节所述n型阱区3的深度，以减少退火工艺对所述n型阱区3的深度的调节，从而降低所述退火工艺的温度，并进而减少所述半导体衬底1的杂质向上扩散的量，使得在所述外延层2和所述半导体衬底1之间形成无过渡层的直接接触的结构，从而减少所述外延层2的厚度，降低p型沟槽栅mosfet的导通电阻。

沟槽栅包括沟槽，形成于所述沟槽侧面和底部表面的栅氧化层5以及填充于所述沟槽中的多晶硅栅6。

所述沟槽穿过所述n型阱区3。

被所述多晶硅栅6侧面覆盖的所述n型阱区3表面用于形成沟道。

在所述n型阱区3的表面形成有p型重掺杂的源区4。

漏区由减薄后的所述半导体衬底1组成。

由所述n型阱区3底部的所述外延层2组成器件的漂移区；所述外延层2和所述半导体衬底1之间的无过渡层的直接接触的结构使所述漂移区的厚度减少，从而降低所述p型沟槽栅mosfet的导通电阻。如图3所示可知，所述漂移区的厚度为h1，和图1所示的现有器件的厚度h101要减少，所以本发明实施例能得到更低的导通电阻。

下面以列举一组包括具体参数的实例来说明本发明实施例的结构：所述外延层2的厚度的最小值缩小到4微米以下。所述外延层2的电阻率为电阻率为0.28欧姆·厘米～0.32欧姆·厘米。所述n型阱区3对应的离子注入为3次，分别具有如下工艺参数：

第一次离子注入的注入能量为180kev，注入剂量为2e12cm^-2。

第二次离子注入的注入能量为240kev，注入剂量为2e12cm^-2。

第三次离子注入的注入能量为300kev，注入剂量为2e12cm^-2。

所述n型阱区3对应的所述退火工艺的参数为：退火温度为1000℃，退火时间为30分钟。

本发明实施例器件的技术方案根据本发明的技术问题做了有针对性的设计，具体为结合了n型阱区3的工艺结构以及p型轻掺杂的外延层2的结构来对器件的整体结构做了设计，n型阱区3的深度主要是通过多次离子注入的注入能量来调节，降低了退火工艺对n型阱区3的深度的调节，从而能降低n型阱区3所采用的退火工艺温度；这样能够减少p型重掺杂的半导体衬底1的杂质向上扩散的量，使得在外延层2和半导体衬底1之间形成无过渡层的直接接触的结构，从而能减少外延层2的厚度，降低p型沟槽栅mosfet的导通电阻。

另外，由于本发明实施例器件的外延层2的厚度的减少，而在半导体制造领域中，外延层2的成本较高，所以本发明实施例器件还能减少工艺成本。

本发明实施例p型沟槽栅mosfet的制造方法包括如下步骤：

步骤一、提供一p型重掺杂的半导体衬底1。

较佳为，所述半导体衬底1为硅衬底，后续的外延层2为硅外延层。

步骤二、采用外延工艺在所述半导体衬底1上形成一层p型轻掺杂的外延层2。

本发明实施例方法中，所述外延层2的厚度的最小值缩小到4微米以下。

所述外延层2的电阻率为0.28欧姆·厘米～0.32欧姆·厘米。

步骤三、在所述外延层2表面进行多次n型掺杂的离子注入，进行退火工艺，所述退火工艺完成后由各次所述离子注入的杂质叠加形成n型阱区3。

通过增加各所述离子注入的注入能量调节所述n型阱区3的深度，以减少退火工艺对所述n型阱区3的深度的调节，从而降低所述退火工艺的温度，并进而减少所述半导体衬底1的杂质向上扩散的量，使得在所述外延层2和所述半导体衬底1之间形成无过渡层的直接接触的结构，从而减少所述外延层2的厚度，降低p型沟槽栅mosfet的导通电阻。

本发明实施例方法中，所述n型阱区3对应的离子注入为3次，分别具有如下工艺参数：

第一次离子注入的注入能量为180kev，注入剂量为2e12cm^-2。

第二次离子注入的注入能量为240kev，注入剂量为2e12cm^-2。

第三次离子注入的注入能量为300kev，注入剂量为2e12cm^-2。

所述n型阱区3对应的所述退火工艺的参数为：退火温度为1000℃，退火时间为30分钟。

还包括步骤：

步骤四、形成沟槽栅的沟槽，所述沟槽穿过所述n型阱区3。

步骤五、在所述沟槽侧面和底部表面形成栅氧化层5。

步骤六、在所述沟槽中填充多晶硅形成多晶硅栅6；被所述多晶硅栅6侧面覆盖的所述n型阱区3表面用于形成沟道。

步骤七、进行p型重掺杂的源注入在所述n型阱区3的表面形成源区4。

步骤八、对所述半导体衬底1进行背面减薄，由减薄后的所述半导体衬底1组成p型重掺杂的漏区。

由所述n型阱区3底部的所述外延层2组成器件的漂移区；所述外延层2和所述半导体衬底1之间的无过渡层的直接接触的结构使所述漂移区的厚度减少，从而降低p型沟槽栅mosfet的导通电阻。

如图4a所示，是图3所示的现有器件的仿真图，图4a为器件的剖面图，在器件的不同区域用不同灰度表示对应区域的掺杂浓度，即图4a中显示的dopingconcentration[cm^-3]，cm^-3表示单位cm^-3；图4b是沿图4a中的y轴的掺杂分布曲线，图4b中cc线左侧对应于源区4的掺杂，cc线和dd线之间对应于n型阱区3的掺杂，dd线的右侧对应于n型外延层2的掺杂。

表一

表一为本发明实施例器件和现有器件的测试参数的比较，现说明如下：

表一中的现有器件的n型阱区103需要采用前描述的1150℃的高温退火，故其外延层102中需要包括一层过渡层1021，表一中的0.05/3.0对应于过渡层1021的电阻率为0.05欧姆·厘米，厚度为3.0微米；0.28/3.5表示顶部外延层1022的电阻率为0.28欧姆·厘米，厚度为3.5微米。

本发明实施例器件中的n型阱区3都采用了3次离子注入叠加加1000℃的退火，外延层2中没有过渡层，表一中列举了4中电阻率和厚度不同的情形。

可以看出vth即阈值电压基本保存不变，甚至还能降低；bvdss即源漏击穿电压也基本保存不变，甚至还能增加。

导通电阻ron列举了各自测试值以及最后进行来的归一化的值，都是在4.5v时进行测试的，ron减少比率是在归一化的ron上进行计算，可以看出，本发明实施例列举的四个参数对应的器件都实现了导通电阻的下降。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。