半导体装置的形成方法与流程

本公开关于半导体装置及其形成方法，且特别是有关于一种鳍状场效晶体管(finfet)装置中的s/d接触及其形成方法。

背景技术：

半导体集成电路(ic)工业已历经快速发展的阶段。集成电路材料及设计在技术上的进步使得每一代生产的集成电路变得比先前生产的集成电路更小且其电路也变得更复杂。在集成电路发展的进程中，功能性密度(亦即，每一个晶片区域中内连线装置的数目)已经普遍增加，而几何尺寸(亦即，制程中所能创造出最小的元件或线路)则是普遍下降。这种微缩化的过程通常可通过增加生产效率及降低相关支出提供许多利益。但此种微缩化也增加了集成电路加工和制造上的复杂度，且为了实现这样的进展，集成电路加工和制造上也需要有相同的进步。

举例而言，当要形成小型晶体管像是具有鳍状通道的场效晶体管(fet，所谓的“finfets”)的源极/漏极(s/d)接触时，有时候会期望以额外的掺质来掺杂s/d特征以增加装置的效能。由于n-型和p-型fet可能需要不同的掺质，因而创造出掺杂掩模以在掺杂制程遮蔽p-型装置或n-型装置。然而，在逐渐缩小的装置中，图案化和移除掩模已经成为一种挑战。举例而言，当为了p-型装置而创造此掺杂掩模时，可能需要一些过蚀刻以确保没有掩模残留在p-型s/d特征上。这种过蚀刻时常造成n-型装置的掩模区域减少。因此，掺杂p-型s/d特征可能不经意地将p-型掺质引入n-型装置。

需要对s/d接触的形成制程进行一些改良。

技术实现要素：

根据一实施例，本公开提供一种半导体装置的形成方法，包括：提供一结构；蚀刻第一和第二介电层以暴露第一和第二s/d特征；掺杂一p-型掺质至第一和第二s/d特征；以及在掺杂p-型掺质之后，对第一和第二s/d特征实施一选择性蚀刻制程，其中比起使第二s/d特征凹陷，选择性蚀刻制程较快地使第一s/d特征凹陷。上述结构包括：一基板；一第一栅极结构和一第二栅极结构，位于基板之上；一第一源极/漏极(s/d)特征及一第二s/d特征，位于基板之上，其中第一s/d特征与第一栅极结构相邻，第二s/d特征与第二栅极结构相邻，且第一和第二s/d特征包括不同的材料；一第一介电层，位于第一和第二栅极结构的侧壁之上且位于第一和第二s/d特征之上；以及一第二介电层，位于第一介电层之上。

根据另一实施例，本公开提供一种半导体装置的形成方法，包括：提供一结构；蚀刻一层或多层介电层以暴露第一和第二s/d特征；通过一相同的掺杂制程掺杂一p-型掺质至第一和第二s/d特征以得到第一s/d特征的一p-型掺杂部分和第二s/d特征的一p-型掺杂部分；以及在掺杂p-型掺质之后，通过一相同的蚀刻制程部分地蚀刻第一和第二s/d特征，其中比起使第二s/d特征凹陷，选择性蚀刻制程以一较快的速度使第一s/d特征凹陷。上述结构包括：一基板；一第一栅极结构和一第二栅极结构，位于基板之上；一第一源极/漏极(s/d)特征，包括n-型掺杂硅，与第一栅极结构相邻；一第二s/d特征，包括硅锗，与第二栅极结构相邻；以及一层或多层介电层，位于第一和第二栅极结构的侧壁之上且位于第一和第二s/d特征之上。

又根据另一实施例，本公开提供一种半导体装置，包括：一n-型finfet区域；及一p-型finfet区域。上述n-型finfet区域包括：一第一栅极堆叠；一第一栅极间隔，位于第一栅极堆叠的侧壁之上；以及一n-型外延特征，位于n-型finfet区域的一源极/漏极(s/d)区域中。上述p-型finfet区域包括：一第二栅极堆叠；一第二栅极间隔，位于第二栅极堆叠的侧壁之上；以及一p-型外延特征，位于p-型finfet区域的一源极/漏极(s/d)区域中。其中，第一栅极间隔的一底表面与n-型外延特征的一上表面的一最低点之间的一第一垂直距离大于第二栅极间隔的一底表面与p-型外延特征的一上表面的一最低点之间的一第二垂直距离。

为让本公开之上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：

附图说明

本公开最好配合附图及详细说明阅读以便了解。要强调的是，依照工业上的标准实施，各个特征并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个特征的尺寸。

图1a和1b为根据本公开各实施例显示半导体装置的形成方法的流程图。

图2a、3a、4a、5a、6a、7a、8a、9a、10a、及11a为根据一实施例及图1a和1b的方法所绘制的一部份的半导体装置于各制程阶段中的剖面图(沿着鳍的长度方向)。

图2b、3b、4b、5b、6b、7b、8b、9b、10b、及11b为根据一实施例及图1a和1b的方法所绘制的一部份的半导体装置于各制程阶段中的剖面图(沿着鳍的宽度方向)。

【符号说明】

10～方法

12、14、16、18、20、22、24、26、28、30、32～操作

100～装置

102～基板

102a、102b～区域

103～鳍

104a、104a’、104b、104b’、122～s/d特征

104a-1、104b-1～部分

105～隔离结构

106a、106b～栅极堆叠

108～栅极间隔物

110～蚀刻停止层(cesl)

112～介电层

114～掩模

116～开口

118～保护侧壁/介电层

120a、120b～硅化物特征

122～s/d接触

d1、d2～深度

x、y、z～方向

具体实施方式

以下揭示提供许多不同的实施方法或是例子来实行本公开的不同特征。以下描述具体的元件及其排列的例子以简化本公开。当然这些仅是例子且不该以此限定本公开的范围。例如，在描述中提及第一个元件形成于第二个元件之上时，其可能包括第一个元件与第二个元件直接接触的实施例，也可能包括两者之间有其他元件形成而没有直接接触的实施例。此外，在不同实施例中可能使用重复的标号及/或符号，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。

此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些关系词是为了便于描述附图中一个(些)元件或特征与另一个(些)元件或特征之间的关系。这些空间关系词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。

本公开普遍关于半导体装置及其形成方法。更特别地，本公开关于半导体装置中，特别是鳍状场效晶体管(finfet)装置中的s/d接触的形成。本公开的一目的是要降低形成s/d接触的掩模图案化步骤的数目。更特别地，本公开的一实施例未遮蔽n-型s/d特征就掺杂p-型s/d特征，并接着通过一选择性蚀刻制程移除n-型s/d特征的相对掺杂部分。在此掺杂和蚀刻制程中，不包括掩模图案化，因此避免传统制法中相关的议题并同时节省制造成本。

图1a和1b为根据本公开各实施例显示半导体装置100的形成方法10的流程图。方法10仅为一示例，且不用于将本公开限制于申请专利范围明确记载的内容之外。可在方法10之前、期间、及之后提供额外的操作，且在此方法的额外实施例中，一些所述的操作可被置换、移除、或移动。以下结合图2a～11b描述方法10，图2a～11b为半导体装置100在各制程阶段的剖面图。特别地，图2a、3a、4a、5a、6a、7a、8a、9a、10a、及11a为一部份的半导体装置100于各制程阶段中沿着鳍的长度方向的剖面图；而图2b、3b、4b、5b、6b、7b、8b、9b、10b、及11b为一部份的半导体装置100于各制程阶段中沿着鳍的宽度方向的剖面图。

半导体装置100提供以达到说明的目的，且不将本公开的实施例限制为任何数量的装置、任何数量的区域、或任何配置的结构或区域。此外，如图2a～11b所示的半导体装置100可为在集成电路制程期间所形成的一中间装置、或其一部分，其可包括静态随机存取存储器(sram)及/或逻辑电路、无源元件像是电阻器、电容器、及电感器、和有源元件像是p-型场效晶体管(pfets)、n-型fets(nfets)、多栅极fets像是finfets、金氧半导体场效晶体管(mosfets)、互补式金氧半导体(cmos)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器电池、及前述的组合。

参照图1a，于操作12，方法10提供装置100的一前驱物结构，如图2a和2b所示。参照图2a和2b，装置100包括一基板102及形成于其中或其上的各种特征。基板102包括两个基板区域102a和102b。于本实施例中，基板区域102a用于形成一或多个n-型finfet装置，且基板区域102b用于形成一或多个p-型finfet装置。因此，基板区域102a也被称为nfet区域102a，且基板区域102b也被称为pfet区域102b。每一个nfet区域102a和pfet区域102b包括由隔离结构105(图2b)隔开的一或多个半导体鳍103。特别地，图2a显示装置100的s/d区域中装置100沿着鳍103的长度(“x”方向)的剖面图，且图2b显示装置100的s/d区域中装置100沿着鳍103的宽度(“y”方向)的剖面图。于nfet区域102a中，装置100还包括位于鳍103之上的s/d特征104a，及与鳍103的通道区域相邻且被相邻的s/d特征104a夹住(sandwiched)的栅极堆叠106a。于pfet区域102b中，装置100还包括位于鳍103之上的s/d特征104b，及与鳍103的通道区域相邻且被相邻的s/d特征104b夹住的栅极堆叠106b。装置100还包括位于栅极堆叠106a和106b的侧壁上的一栅极间隔物108、位于栅极间隔物108和s/d特征104a和104b之上的一接触蚀刻停止层(cesl)110、以及位于cesl110之上且填充于相邻栅极间隔物108之间的间隙(gap)中的一介电层112。装置100的各特征(或元件)于以下进一步描述。

在本实施例中，基板102为一硅基板。在替代实施例中，基板102包括其他元素半导体，例如锗；一化合物半导体，例如碳化硅、砷化镓、砷化铟、及磷化铟；或一合金半导体，例如碳化硅锗、磷化砷镓、及磷化铟镓。在一实施例中，基板102可包括绝缘体上硅(soi)基板，经施加应变及/或应力以提高性能，包括外延区域、掺杂区域、及/或包括其他合适的特征及层。

可通过任何合适的方法图案化鳍103。举例而言，使用一或多种微影制程图案化鳍103，包括双图案化或多重图案化制程。一般而言，双图案化或多重图案化制程结合微影和自对准制程，使得所创造的图案具有例如小于利用单一、直接的微影制程所获得的间距(pitches)。举例而言，在一实施例中，于基板之上形成牺牲层并使用微影制程将其图案化。使用自对准制程在图案化牺牲层旁形成间隔物(spacer)。接着移除牺牲层，且可接着将剩余的间隔物、或心轴(mandrel)用作掩模元件以图案化鳍103。举例而言，可使用掩模元件以在基板102中蚀刻出凹部，留下鳍103在基板102上。蚀刻制程可包括干蚀刻、湿蚀刻、反应性离子蚀刻(rie)、及/或其他合适的制程。举例而言，干蚀刻可实施一含氧气体、一含氟气体(例如：cf4、sf6、ch2f2、chf3、及/或c2f6)、一含氯气体(例如：cl2、chcl3、ccl4、及/或bcl3)、一含硼气体(例如：hbr及/或chbr3)、一含碘气体、其他合适的气体及/或等离子体、及/或前述的组合。举例而言，湿蚀刻可包括在稀释的氢氟酸(dhf)、氢氧化钾(koh)、氨、包含氟酸(hf)、硝酸(hno3)、及/或醋酸(ch3cooh)的溶液、或其他合适的蚀刻液中蚀刻。许多其他方法的实施例也适用于形成鳍103。

s/d特征104a和104b可包括像是外延半导体材料以施加适当的应力并增强装置100的性能。举例而言，s/d特征104a可包括外延生长的硅或硅-碳，且s/d特征104b可包括外延生长的硅锗。此外，s/d特征104a和104b可掺杂有适合于各自的n-型和p-型装置的适当掺质。例如，s/d特征104a可掺杂有像是磷或砷的n-型掺质，且s/d特征104b可掺杂有像是硼或铟的p-型掺质。在一实施例中，通过蚀刻鳍103而(分别地)形成s/d特征104a和104b，在鳍103之上外延生长适当的半导体材料，并将适当的掺质(原位或非原位)掺杂到外延生长材料中。在一些实施例中，相邻的s/d特征104a可以彼此分隔(未显示)或可以合并(例如，图2b中的两个104a)。类似地，在一些实施例中，相邻的s/d特征104b可以彼此分隔(例如，图2b)或可以合并(未显示)。此外，每一个s/d特征104a和104b可以是多面形状。

隔离结构105可包括氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(fsg)、低k介电材料、及/或其它合适的绝缘材料。在一实施例中，通过蚀刻基板102中的沟槽(例如，作为形成鳍103的过程的一部分)形成隔离结构105、用绝缘材料填充沟槽、并实施化学机械平坦化(cmp)制程至包含绝缘材料的基板102。其他类型的隔离结构也可以是合适的，例如场氧化物和局部氧化硅(locos)。

每一个栅极堆叠106a和106b是多层结构。例如，栅极堆叠106a和106b中的每一个可包括介电界面层、位于介电界面层之上的栅极介电层、以及位于栅极介电层之上的栅极电极层。在一实施例中，栅极堆叠106a和106b是用于高k金属栅极的占位者(placeholder)(所谓的“虚拟栅极”)，其中栅极堆叠106a和106b中的一或多个层在随后的制程中将被置换。在另一个实施例中，栅极堆叠106a和106b包括高k栅极介电层、位于高k栅极介电层之上的功函数层、以及位于功函数层上的金属层。在各种实施例中，介电界面层可包括像是氧化硅(sio2)或氮氧化硅(sion)的介电材料，且可通过化学氧化、热氧化、原子层沉积(ald)、化学气相沉积、及/或其它合适的方法形成。栅极介质层可包括氧化硅(sio2)。高k栅极介电层可包括氧化铪(hfo2)、氧化锆(zro2)、氧化镧(la2o3)、氧化钛(tio2)、氧化钇(y2o3)、钛酸锶(srtio3)、其它合适的金属氧化物、或前述的组合；且可通过ald及/或其他合适的方法形成。栅极电极层可包括多晶硅或像是铝(al)、钨(w)、钴(co)、铜(cu)、及/或其它合适材料的金属。功函数层可为p-型(对于栅极堆叠106b)或n-型(对于栅极堆叠106a)。p-型功函数层包括具有足够大的有效功函数的金属，其选自但不限于氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、钨(w)、铂(pt)、或前述的组合的群组。n-型功函数层包括具有足够低的有效功函数的金属，其选自但不限于钛(ti)、铝(al)、碳化钽(tac)、钽碳氮化物(tacn)、钽氮化硅(tasin)、或前述的组合的群组。p-型或n-型功函数层可包括复数个层，且可通过cvd、pvd、及/或其它合适的制程沉积。

栅极间隔物108可为单层或多层结构。在一些实施例中，栅极间隔物108包括一介电材料，像是氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、其它介电材料、或前述的组合。在一示例中，栅极间隔物108的形成是通过在具有栅极堆叠106a和106b的装置100之上毯覆式(blanket)沉积作为衬层的第一介电层(例如，具有均匀厚度的sio2层)并在第一介电层之上毯式沉积作为主要d-形间隔物的第二介电层(例如，sin层)，然后，通过非等向性蚀刻移除部分的介电层以形成栅极间隔物108。

cesl110可包括氮化硅、氮氧化硅、具有氧(o)或碳(c)元素的氮化硅、及/或其它材料。在一示例中，cesl110包括具有大小为1gpa或更大的本质应力(intrinsicstress)的氮化硅(si3n4)。本质应力对p-通道装置是压缩，对n-通道装置是拉伸。可通过pecvd制程及/或其他合适的沉积或氧化制程形成cesl110。cesl110覆盖s/d特征104a和104b的外表面、栅极间隔物108的侧壁、和隔离结构105的顶表面。

介电层(或层间介电质)112可包括像是四乙氧基硅烷(teos)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅像是硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂硅玻璃(bsg)、及/或其它合适的介电材料。可通过pecvd制程、流动式的cvd(fcvd)制程、或其他合适的沉积技术沉积介电层112。在一实施例中，cesl110作为毯覆层(blanketlayer)沉积在基板102之上并覆盖其上的各种结构，且介电层112沉积在cesl层110之上以填充栅极堆叠106a和106b之间的沟槽。

在操作14中，方法10(图1a)蚀刻介电层112和cesl110以暴露s/d特征104a和104b，以准备在相应的s/d特征之上形成s/d接触。这可能涉及各种制程，包括沉积、微影、和蚀刻。参照图3a和3b，在装置100之上形成蚀刻掩模114，提供暴露装置100的各个部分的开口116。开口116对应于将要形成s/d接触的装置100的区域。在各种实施例中，蚀刻掩模114可包括硬掩模层(例如，具有氮化硅或氧化硅)、光阻层、或前述的组合。参照图4a和4b，使用例如干蚀刻制程、湿蚀刻制程、或反应性离子蚀刻制程，穿过开口116蚀刻装置100以移除介电层112的暴露部分。在本实施例中，蚀刻制程对介电层112的材料是具有选择性的，且不(或不显著地)蚀刻栅极堆叠106a和106b、栅极间隔物108、及cesl110。参照图5a和5b，使用例如干蚀刻制程、湿蚀刻制程、或反应性离子蚀刻制程，再次穿过开口116蚀刻装置100以移除开口116底部的一部分的cesl110。特别地，此蚀刻制程是非等向性的。结果，在蚀刻制程完成之后，一部分的cesl110保留在栅极堆叠106a和106b的侧壁之上。此外，此蚀刻制程对cesl110具有选择性，且不(或不显著地)蚀刻栅极堆叠106a和106b以及栅极间隔物108。尽管在本实施例中使用两个单独的蚀刻制程来蚀刻介电层112和cesl110，但是在各种实施例中，可替代地使用一个接合蚀刻制程或多于两个的蚀刻制程。

在一些实施例中，在操作14完成之后，在栅极堆叠106a和106b的侧壁(称为cesl110侧壁)之上的cesl110部分可能变得不合需要。举例而言，cesl110可具有薄的轮廓，其由蚀刻介电层112和cesl110的蚀刻制程开始且部分地消耗。这种薄cesl110侧壁的一个问题是，栅极堆叠106a和106b以及s/d特征104a和104b中的材料可能最终混合而造成装置缺陷(例如：短路)。另一个问题是薄cesl的侧壁将在电压偏置期间击穿(breakdown)，这最终将导致相应的s/d特征和栅极堆叠的短路。在本实施例中，在cesl110侧壁之上形成保护侧壁118以增加栅极堆叠106a和106b上的介电层的厚度。

在操作16中，方法10(图1a)通过实施沉积制程和蚀刻制程形成保护侧壁118。参考图6a和6b，方法10在装置100之上沉积介电层118，特别是在开口116的侧壁之上以及s/d特征104a和104b的顶部上。在一实施例中，介电层118包括氮化硅。或者，介电层118可包括氮氧化硅、硅碳氮化物、或其它合适的材料。可通过cvd、pvd、或ald方法沉积介电层118。参考图7a和7b，方法10非等向性地蚀刻介电层118，留下一部分的介电质118于开口116的侧壁之上，特别是在cesl110侧壁之上作为一保护层。保护侧壁118有利地增加了栅极堆叠106a和106b侧壁之上的介电层的厚度。在一实施例中，蚀刻制程为干蚀刻。在方法10的一些实施例中，其中cesl110侧壁在操作14完成之后具有足够的厚度，而不实施操作16。在操作14和(视情况地)操作16的蚀刻制程之后，通过开口116而暴露s/d特征104a和104b(或其一部分)，如图5a、5b、7a、和7b所示。

在一些实施例中，在上述各种蚀刻制程期间，可对s/d特征104a和104b进行蚀刻，包括对cesl110的蚀刻及对介电层118的视情况的蚀刻。例如，当蚀刻cesl110以暴露s/d特征104a和104b时，可实施一些过蚀刻以确保没有介电质残留在相应的s/d特征上。否则，s/d接触电阻可能会不符合期望地高、或可能会出现开路缺陷。然而，这种过蚀刻可能不经意地蚀刻s/d特征104a和104b。在一些实施例中，可有意地蚀刻s/d特征104a和104b以增加s/d接触形成的界面面积。不经意的过蚀刻或有意的蚀刻可能改变s/d特征的结构并影响装置性能。在特定示例中，s/d特征104b包括用来向p-型finfet施加应变(或应力)的硅锗，而蚀刻s/d特征104b通常会不符期望地松弛应变。为了加强或增加s/d特征104b中的应变，根据本实施例，方法10将p-型掺质掺杂至s/d特征104b中。

在操作18中，方法10(图1a)将p-型掺质掺杂至s/d特征104b(图8a和8b)中。特别地，方法10将p-型掺质掺杂至s/d特征104b和s/d特征104a中。如图8a和8b所示，s/d特征104a的部分104a-1掺杂有p-型掺质，且s/d特征104b的部分104b-1也掺杂有p-型掺质。在一实施例中，s/d特征104a在操作18之前是n-型掺杂的(例如，具有磷掺杂硅或磷掺杂硅-碳)。因此，通过操作18对部分104a-1相对掺杂以具有n-型和p-型掺质。避免这种相对掺杂的一种方法是在将p-型掺质掺杂至s/d特征104b时，形成遮蔽s/d特征104a的掺杂掩模。然而，形成此掺杂掩模不仅涉及额外的材料成本和制造时间，而且还将其它问题引入制程中。例如，创造此掺杂掩模可能需要在pfet区域102b中进行一些过蚀刻，以确保没有掩模残留在s/d特征104b上。这种过蚀刻时常会导致s/d特征104a之上的掩模面积减小。因此，掺杂s/d特征104b可能意外地将p-型掺质引入s/d特征104a。在本实施例中，方法10将p-型掺质掺杂至s/d特征104a和104b两者中，并接着选择性蚀刻s/d特征104a和104b以移除经相对掺杂的部分104a-1。这免除了创造掺杂掩模的需要。

在一实施例中，s/d特征104a包括磷掺杂硅或硅-碳，且s/d特征104b可包括掺杂或未掺杂的硅锗。为了进一步实施本实施例，操作18将硼掺杂到s/d特征104a和104b中。操作18控制掺杂能量的水平，以确保掺质在各自s/d特征中到达一定的深度。在一些实施例中，掺杂能量的范围为1kev至5kev。操作18也控制掺质剂量的水平，以确保p-型finfet的适当性能。在一些实施例中，掺质剂量的范围为1e15cm^-2至1e16cm^-2。

在操作20中，方法10(图1a)通过实施退火制程来活化p-型s/d特征104b中的p-型掺质。由于p-型掺质也被引入到n-型s/d特征104a中，所以仔细选择退火制程以将p-型掺质在n-型s/d特征104a中的扩散最小化。例如，操作20可使用在毫秒内上下升降温度的动态尖峰退火(dsa)，或在纳秒内上下升降温度的熔融激光退火(mla)。也可使用具有非常快的升温速率的其它类型的退火。在方法10的实施例中不实施操作20，而是在移除经相对掺杂的部分104a-1之后，实施p-型掺质的活化(讨论如下)。

在操作22中，方法10(图1b)对s/d特征104a和104b实施选择性蚀刻制程。在本实施例中，选择性蚀刻制程被调整以比蚀刻s/d特征104b更快的速率蚀刻s/d特征104a。如图9a和9b所示，当其完成时，操作22完全移除经相对掺杂的部分104a-1，并且仅部分地去除掺杂部分104b-1。此外，nfet区域102a和pfet区域102b中的不同蚀刻速率导致s/d特征104a和104b中的蚀刻深度不同。更具体地，s/d特征104a被蚀刻(或部分移除)了深度d1，s/d特征104b被蚀刻(或部分移除)了深度d2，并且d1大于d2。在一实施例中，可从经蚀刻的s/d特征104a的上表面的最低点到相邻栅极间隔物108的底表面测量d1，如图9a所示。或者，可以从经蚀刻的s/d特征104a的上表面的最低点到相邻的未经蚀刻的s/d特征104a的上表面的相应点测量d1，其中两个点具有相同的“y”坐标，但不同的“x”坐标，如图9b所示。图9b显示(在前方的)经蚀刻的s/d特征104a的“y-z”剖面重叠未经蚀刻的s/d特征104a’的另一个“y-z”剖面。沿着“z”方向的两点之间的差表示在s/d特征104a中的蚀刻深度。可类似地测量深度d2。特别地，图9a和9b显示(在前方的)经蚀刻的s/d特征104b的“y-z”剖面重叠未经蚀刻的s/d特征104b’的另一个“y-z”剖面。沿着“z”方向的两点之间的差表示在s/d特征104b中的蚀刻深度。在各个实施例中，深度d1大于深度d2至少5nm。在nfet区域102a中，s/d特征104a中较大的蚀刻深度通常导致用于s/d接触的界面面积增加，从而降低s/d接触电阻。在pfet区域102b中，s/d特征104b中较小的蚀刻深度有助于维持建造于s/d特征104b中的应力/应变。此外，蚀刻制程被调整为不蚀刻栅极堆叠106a和106b、栅极间隔物108、cesl110、以及介电层118。蚀刻制程可包括干蚀刻或湿蚀刻。在一实施例中，蚀刻制程是使用sf6、h2、和cf4的气体混合物作为蚀刻剂的干蚀刻。这些气体的组合导致在s/d特征104a和104b的半导体材料之上形成含碳和硫的钝化层。比起在具有硅的s/d特征104a之上，此钝化层更可能产生在具有硅锗的s/d特征104b之上，这有效地降低了蚀刻制程中s/d特征104b的蚀刻速率。在另一个实施例中，蚀刻制程是使用具有氢氧化铵(nh4oh)或四甲基氢氧化铵(tmah)的蚀刻剂的湿蚀刻，其对于硅比起对于硅锗具有较快的蚀刻速率。

应注意的是，同时对s/d特征104a和104b实施p-型掺杂(操作18)和选择性蚀刻制程(操作22)，而不需要遮蔽任何一种类型的s/d特征。这有利于节省材料成本和制造时间。

在操作24中，方法10(图1b)通过实施退火制程活化s/d特征104b中的p-型掺质。由于经相对掺杂的部分104a-1已经被移除，所以操作24可从各种退火制程中进行选择，而不需考虑使s/d特征104a中的p-型掺质扩散最小化的问题。例如，操作24可使用一或多个退火制程，例如：微波退火(mwa)制程、微秒退火(μssa)制程、快速热退火(rta)制程、动态尖峰退火(dsa)制程、熔融激光退火(mla)制程、及/或其它合适的退火制程。然而，操作24的温度预算可以考虑栅极堆叠106a和106b的材料，以不伤害栅极堆叠。应注意的是，如果已经实施了操作20，则可以省略操作24。

在操作26中，方法10(图1b)清洁s/d特征104a和104b的表面，并使其准备好用于随后的硅化制程。操作26可使用干式清洗制程或湿式清洗制程。例如，干式清洗制程可使用siconi蚀刻，siconi蚀刻是远端等离子体辅助干蚀刻制程，其涉及将物体同时暴露于h2、nf3、和nh3等离子体副产物。例如，湿式清洗制程可使用稀释的氢氟酸(dhf)溶液来清洁s/d特征104a和104b的表面。

在操作28中，方法10(图1b)分别在s/d特征104a和104b之上形成硅化物特征120a和120b，以减少s/d接触电阻。在示例性实施例中，方法10在s/d特征104a和104b之上沉积金属膜，实施退火制程以引起金属膜和其下的半导体材料之间的反应，并且移除过量的未反应金属。剩余的金属半导体材料变成硅化物特征120a和120b，如图10a和10b所示。例如，金属膜的厚度可约为10nm或以下，例如5nm或以下。在一实施例中，相同的金属膜可用于n-型和p-型s/d区域两者的硅化。或者，用于n-型s/d特征104a的硅化的金属膜可不同于用于p-型s/d特征104b的硅化的金属膜。在各种实施例中，金属膜可包括钛(ti)、镍(ni)、钴(co)、钽(ta)、铒(er)、钇(y)、镱(yb)、铂(pt)、或前述的组合。

在操作30中，方法10(图1b)通过在开口116中沉积金属而于硅化物特征120a和120b之上形成s/d接触122。如图11a和11b所示，s/d接触122填充开口116并分别透过硅化物特征120a和120b覆盖s/d特征104a和104b的顶表面和侧表面。在一些实施例中，s/d接触122可包括钨(w)、钴(co)、铜(cu)、其它元素金属、金属氮化物(像是氮化钛(tin)、氮化铝钛(tialn)、氮化钨wn)、氮化钽(tan)、或前述的组合)，且可通过cvd、pvd、镀覆、及/或其它合适的制程形成。在一实施例中，在沉积用于接触122的金属之前，移除掩模元件114。此外，可实施cmp制程以将装置100的顶表面平坦化，以获得如图11a和11b所示的结构。

参考图11a和11b，nfet区域102a中s/d接触122的底表面比pfet区域102b中s/d接触122的底表面低。这是操作22的选择性蚀刻制程造成的结果。在pfet区域102b中，s/d接触122设置在包括p-型s/d特征104b、掺杂有额外的p-型掺质的部分104b-1、和硅化物特征120b的多层结构之上。此外，s/d接触122的侧壁夹在保护介电层118、cesl110、栅极间隔物108、和栅极堆叠106a(nfet区域102a中)和106b(pfet区102b中)之间。

在操作32中，方法10(图1b)实施进一步的步骤以完成装置100的制造。例如，操作32可形成电性连接栅极堆叠106a和106b的栅极接触，且可形成连接finfet以及装置100其他部分的金属内连接以形成完整的集成电路。

尽管不用于限制，本公开的一或多个实施例为半导体装置及其形成制程提供了许多益处。例如，当形成用于finfet装置的s/d接触时，本公开的实施例将额外的p-型掺质掺杂至p-型s/d特征中以降低其中的电阻。此掺杂在没有用于n-型s/d特征的掺杂掩模的情况下实施，从而简化了制造制程并降低了制造成本。随后透过选择性蚀刻制程移除n-型s/d特征中经相对掺杂的部分，而不需要用于p-型装置的蚀刻掩模，这再次简化了制造制程并降低了制造成本。本公开所提供的请求物可轻易地被整合到现有的ic制造流程中，并且可应用于许多不同的制程节点。

在一示例性方面，本公开涉及一种半导体装置的形成方法。此方法包括提供一种结构，包括：基板；在基板之上的第一栅极结构和第二栅极结构；在基板之上的第一源极/漏极(s/d)特征和第二s/d特征，其中第一s/d特征与第一栅极结构相邻，第二s/d特征与第二栅极结构相邻，且第一和第二s/d特征包括不同的材料；在第一和第二栅极结构的侧壁之上及第一和第二s/d特征之上的第一介电层；以及在第一介电层之上的第二介电层。此方法还包括蚀刻第一和第二介电层以暴露第一和第二s/d特征；掺杂p-型掺质至第一和第二s/d特征；以及在掺杂p-型掺质之后，对第一和第二s/d特征实施选择性蚀刻制程。比使第二s/d特征凹陷，所述选择性蚀刻制程较快地使第一s/d特征凹陷。

在此方法的一实施例中，第一s/d特征包括掺杂有n-型掺质的硅或硅-碳，且第二s/d特征包括硅锗。在此方法的另一实施例中，n-型掺质是磷或砷且p-型掺质是硼。在此方法的另一实施例中，选择性蚀刻制程包括使用sf6、h2和cf4的气体混合物的干蚀刻制程，或使用nh4oh或tmah的湿蚀刻制程。

在该方法的一实施例中，p-型掺质的掺杂使用的掺杂能量范围为1kev至5kev，且p-型掺质的掺质量范围为1e15cm^-2至1e16cm^-2。

在另一实施例中，在蚀刻第一和第二介电层之后及在掺杂p-型掺质之前，此方法还包括在结构之上沉积第三介电层，并对第三介电层实施非等向性蚀刻制程以暴露第一和第二s/d特征且保留第三介电层的一部分于第一和第二栅极结构的侧壁之上。

在一实施例中，在实施选择性蚀刻制程之后，此方法还包括对位于第二s/d特征中的p-型掺质进行退火。在一替代实施例中，在实施选择性蚀刻制程之前，此方法还包括对位于至少第二s/d特征中的p-型掺质进行退火。

在一实施例中，在实施选择性蚀刻处理之后，此方法还包括在第一和第二s/d特征的剩余部分之上沉积金属。在另一实施例中，在实施选择性蚀刻制程之后及沉积金属之前，此方法还包括在第一s/d特征的剩余部分之上形成第一硅化物特征，并在第二s/d特征的剩余部分之上形成第二硅化物特征。

在另一示例性方面，本公开涉及一种半导体装置的形成方法。此方法包括提供一种结构，包括：基板；在基板之上的第一栅极结构和第二栅极结构；与第一栅极结构相邻且包括n-型掺杂硅的第一源极/漏极(s/d)特征；与第二栅极结构相邻且包括硅锗的第二s/d特征；以及在第一和第二栅极结构的侧壁之上及第一和第二s/d特征之上的一层或多层介电层。此方法还包括蚀刻一层或多层介电层以暴露第一和第二s/d特征，通过相同的掺杂制程掺杂p-型掺质至第一和第二s/d特征，以得到第一s/d特征的p-型掺杂部分和第二s/d特征的p-型掺杂部分；以及在掺杂p-型掺质之后，通过相同的蚀刻制程部分地蚀刻第一和第二s/d特征，其中比起使第二s/d特征凹陷，选择性蚀刻制程以较快的速度使第一s/d特征凹陷。

在此方法的一实施例中，p-型掺质包含硼且掺杂制程使用范围为1kev至5kev的掺杂能量及范围为1e15cm^-2至1e16cm^-2的掺质剂量。在此方法的另一实施例中，相同的蚀刻制程完全地移除第一s/d特征的p-型掺杂部分，且部分地移除第二s/d特征的p-型掺杂部分。在此方法的一实施例中，相同的蚀刻制程包括具有sf6、h2、及cf4的气体混合物的干蚀刻。在此方法的另一实施例中，相同的蚀刻制程包括具有nh4oh或tmah的湿蚀刻。

在一实施例中，在部分蚀刻第一和第二s/d特征之后，此方法还包括活化位于第二s/d特征中的p-型掺质。在另一实施例中，在活化p-型掺质之后，此方法还包括使用干式清洗制程或湿式清洗制程来清洁第一和第二s/d特征的顶表面，从而形成第一硅化物特征于第一s/d特征之上，并形成第二硅化物特征于第二s/d特征之上。

在另一示例性方面，本公开涉及一种半导体装置的形成方法。此方法包括提供一种结构，包括：基板；于基板之上的第一栅极结构；夹着第一栅极结构的包括磷掺杂硅的两个第一源极/漏极(s/d)特征；在基板之上的第二栅极结构；夹着第二栅极结构的包括硅锗的两个第二s/d特征；在第一和第二栅极结构的侧壁之上的栅极间隔层；以及栅极间隔层之上及第一和第二s/d特征之上的一层或多层介电层。此方法还包括蚀刻一层或多层介电层以形成暴露出第一和第二s/d特征的开口；在开口中形成保护侧壁；通过相同的掺杂制程将硼掺杂到第一和第二s/d特征，以得到第一s/d特征的硼掺杂部分和第二s/d特征的掺硼部分；并且在掺杂硼之后，通过相同的蚀刻制程蚀刻第一和第二s/d特征，其中蚀刻制程完全移除第一s/d特征的硼掺杂部分且部分移除第二s/d特征的硼掺杂部分。在一实施例中，在蚀刻第一和第二s/d特征之后，此方法还包括对第一和第二s/d特征进行退火。

在一示例性方面，本公开涉及一种方法。此方法包括提供一种结构，其包括：基板；在基板上的第一栅极结构和第二栅极结构；在第一和第二栅极结构的侧壁之上的间隔层；在基板上的第一源极/漏极(s/d)特征和第二s/d特征，其中第一s/d特征与第一栅极结构相邻，第二s/d特征与第二栅极结构相邻，且第一和第二s/d特征包括不同的材料；在间隔层的侧壁之上及第一和第二s/d特征之上的蚀刻停止层；以及在蚀刻停止层之上的氧化物层。此方法还包括在结构之上形成掩模层，此掩模层具有直接位于第一和第二s/d特征上的开口；透过开口蚀刻氧化物层和蚀刻停止层以暴露第一和第二s/d特征；透过开口掺杂p-型掺质至第一和第二s/d特征；以及在掺杂p-型掺质之后，对第一和第二s/d特征实施蚀刻制程，其中比起使第二s/d特征凹陷，蚀刻制程更快地使第一s/d特征凹陷。

在一实施例中，在蚀刻氧化物层和蚀刻停止层之后及在掺杂p-型掺质之前，此方法还包括在第一和第二s/d特征之上及在开口的侧壁上沉积包括氮化硅的介电层；以及蚀刻介电层以暴露第一和第二s/d特征，且保留一部分的介电层于开口的侧壁上。在另一实施例中，在对第一和第二s/d特征实施蚀刻制程之后，此方法还包括活化位于第二s/d特征中的p-型掺质。在另一实施例中，在活化之后，此方法还包括在第一和第二s/d特征的剩余部分之上沉积金属。

在另一示例性方面，本公开涉及一种方法。此方法包括提供一种结构，包括：基板；在基板之上的第一外延特征和第二外延特征，其中第一和第二外延特征包括不同的半导体材料；以及在第一和第二外延特征之上的一层或多层介电层。此方法还包括在结构之上形成掩模层，此掩模层具有直接位于第一和第二外延特征上的开口；透过开口蚀刻一层或多层介电层以暴露第一和第二外延特征；在开口中形成保护侧壁；透过开口掺杂p-型掺质至第一和第二外延特征，以得到第一外延特征中的第一掺杂部分和第二外延特征中的第二掺杂部分；以及对第一和第二外延特征实施选择性蚀刻制程，其中选择性蚀刻制程完全移除第一掺杂部分并部分地移除第二掺杂部分。

在此方法的一实施例中，第一外延特征包括磷掺杂硅，第二外延特征包括硅锗，并且p-型掺质包括硼。在另一实施例中，选择性蚀刻制程包括使用sf6、h2和cf4的气体混合物的干蚀刻制程。在另一实施例中，选择性蚀刻制程包括使用nh4oh或tmah的湿蚀刻制程。

在另一示例性方面，本公开涉及一种半导体装置。半导体装置包括n-型finfet区域，包括：第一栅极堆叠；在第一栅极堆叠的侧壁之上的第一栅极间隔；以及在n-型finfet区域的源极/漏极(s/d)区域中的n-型外延特征。半导体装置还包括p-型finfet区域，包括：第二栅极叠层；在第二栅极堆叠的侧壁之上的第二栅极间隔；以及在p-型finfet区域的s/d区域中的p-型外延特征。第一栅极间隔物的底表面和n-型外延特征的上表面的最低点之间的第一垂直距离大于第二栅极间隔物的底表面和p-型外延特征上表面的最低点之间的第二垂直距离。在半导体装置的一实施例中，第一垂直距离大于第二垂直距离至少5纳米。

前述内文概述了许多实施例的特征，以使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

虽然本公开已以数个较佳实施例公开如上，然其并非用以限定本公开，任何所属技术领域中具有通常知识者，在不脱离本公开的精神和范围内，当可作任意的更动与润饰，因此本公开的保护范围当视后附的申请专利范围所界定者为准。