一种沟槽型双势垒肖特基二极管及其制备方法与流程

本发明涉及半导体领域，具体涉及一种沟槽型双势垒肖特基二极管及其制备方法。

背景技术：

肖特基二极管由于是单极型器件，几乎无反向恢复电流，比pn二极管具有更好的反向恢复特性。宽禁带半导体碳化硅(SiC)的肖特基二极管可以做到耐压3300V以上，在高压、高频开关电路中具有更好的优势。但是，同样由于碳化硅材料的宽带隙特性，SiC肖特基二极管的势垒一般都比较高，如工业界经常用的Ti、MO势垒在1.2-1.3eV之间，而Ni、Pt的势垒则大于1.6eV。势垒高可以使器件承受更高的耐压，以及耐高温的应用能力，但是高势垒使得二极管的正向压降升高，导通损耗增加。因此，研究低势垒SiC肖特基二极管，同时维持耐高压、高温特性的器件结构，是当前业界的重点和方向。

技术实现要素：

针对现有技术中存在的问题，本发明的目的在于提供一种沟槽型双势垒肖特基二极管，其通过改进器件结构和工艺，在不改变肖特基接触金属的前提下，降低器件的肖特基接触势垒，最终降低器件的正向压降和导通损耗。本发明的另一目的在于提供一种沟槽型双势垒肖特基二极管的制备方法。

为实现上述目的，本发明采用以下技术方案：

一种沟槽型双势垒肖特基二极管，所述肖特基二极管的有源区为沟槽结构，台面顶部的势垒调制层的离子注入浓度高于沟道和漂移层的浓度；有源区凹槽的深度为dt,宽度为Wt；台面宽度为Wm，p+区的结深为dp；其中，Wt大于1μm，Wm大于0.5μm，dt大于0.5μm，dp大于0.5μm。

进一步，所述肖特基二极管的缓冲层的厚度为0.5-2μm，浓度为1E18cm^-3；漂移层的浓度在1E14cm^-3-5E16cm^-3之间，厚度在5-200μm之间；沟道层的浓度在1E16-1E17cm^-3之间，厚度为大于0.4μm；所述势垒调制层的厚度小于0.2μm。

一种沟槽型双势垒肖特基二极管的制备方法，所述方法包括如下步骤：

1)取已经生长有势垒调制层的外延片，或者在没有势垒调制层的外延片上用离子注入的方式形成势垒调制层，对n型材料注入N、P离子；然后在外延片做上光刻标记，采用PECVD或LPCVD方法淀积SiO₂层，并进行光刻后刻蚀，形成SiC刻蚀的掩膜图形；用ICP或RIE的等离子体刻蚀方法，以SiO₂层为掩膜，刻蚀SiC，形成凹槽；

2)再用PECVD或LPCVD方法各向同性的淀积SiO2层，并用ICP或RIE各向异性刻蚀SiO2层，使凹槽底部区域的SiO2层刻蚀干净，剩下侧壁的部分和台面上的SiO2层；用光刻胶保护结终端区，结合步骤1)中剩下的SiO₂层作为掩膜进行离子注入，注入的为p型掺杂离子，多次注入在凹槽底部形成一个p型掺杂区，注入完成后去除掩膜；再用光刻方法形成结终端区注入的掩膜，进行结终端区离子注入，同样注入p型掺杂离子；

3)在器件表面淀积一薄层石墨层作为保护，之后进行激活退火；

4)去除所述石墨层，对SiC表面进行清洗；之后进行牺牲氧化工艺，用热氧化的方法生长一层氧化层，再用HF或BOE腐蚀掉所述氧化层；

5)再进行热氧化生长SiO₂钝化层，用PECVD或CVD方法生长场介质层，用光刻、刻蚀或BOE腐蚀的方法去掉有源区内的介质，保留结终端区的介质，形成介质对终端区的保护；

6)用光刻、蒸发金属和剥离的方法在凹槽底部p区做上欧姆接触金属，背面淀积金属，进行快速退火形成欧姆接触；

7)在表面淀积金属，分别在有源区的台面顶部、凹槽侧壁形成肖特基接触；然后进行退火处理，以改善n型表面的肖特基接触；

8)淀积并形成电极金属，淀积钝化介质；并进行图形化和选择刻蚀，露出电极的金属；进行烘烤固化；最后，在背面淀积电极金属。

进一步，步骤2)中所述p型掺杂区的注入结深大于0.5μm，浓度大于1E17cm^-3,同时接近表面的浓度大于1E19cm^-3。

进一步，步骤3)中的激活退火的温度大于1500℃，时间大于3分钟。

进一步，步骤4)中氧化层的厚度为10nm-50nm。

进一步，步骤5)中所述SiO₂钝化层的厚度为10nm-50nm，所述场介质层的厚度大于200nm。

进一步，步骤6)中快速退火的温度为950-1050℃，时间为2-5分钟。

进一步，步骤7)中退火处理的退火温度为400-800℃。

进一步，步骤8)中所述电极金属为Al，或者掺Si、Cu的Al，电极金属的厚度大于3μm。

本发明具有以下有益技术效果：

本发明利用镜像力势垒降低的方法在台面上形成低势垒肖特基接触，在台面侧壁形成常规势垒的肖特基接触，增加导电通道。沟槽底部进行p+掺杂并进行欧姆接触，形成并联的pn二极管，增强器件的浪涌能力，同时屏蔽肖特基导电沟道，增加器件的耐压能力和耐高温能力。本发明的SiC肖特基二极管能够降低器件的势垒，同时保持优越的耐高压、高温特性和浪涌能力。

附图说明

图1为本发明实施例肖特基二极管的截面结构示意图；

图2为本发明实施例肖特基二极管制备过程中凹槽刻蚀后的截面结构示意图；

图3为本发明实施例肖特基二极管制备过程中离子注入后的截面结构示意图；

图4为本发明实施例肖特基二极管制备过程中激活退火后的截面结构示意图；

图5为本发明实施例肖特基二极管制备过程中场介质工艺后的截面结构示意图；

图6为本发明实施例肖特基二极管制备过程中欧姆接触后的截面结构示意图；

图7为本发明实施例肖特基二极管制备过程中肖特基接触后的截面结构示意图；

图8为本发明实施例肖特基二极管制备过程中电极金属及钝化保护后的截面结构示意图。

具体实施方式

下面，参考附图，对本发明进行更全面的说明，附图中示出了本发明的示例性实施例。然而，本发明可以体现为多种不同形式，并不应理解为局限于这里叙述的示例性实施例。而是，提供这些实施例，从而使本发明全面和完整，并将本发明的范围完全地传达给本领域的普通技术人员。

本发明通过改进器件结构和工艺，在不改变肖特基接触金属的前提下，降低器件的肖特基接触势垒，最终降低器件的正向压降和导通损耗。

在第一导电类型的SiC衬底上，外延第一导电类型缓冲层，缓冲层的厚度为0.5-2μm之间，浓度为1E18cm^-3左右；外延第一导电类型漂移层，漂移层的浓度在1E14cm^-3-5E16cm^-3之间，厚度在5-200μm之间，漂移层的浓度、厚度根据设计器件的耐压而定；外延生长第一导电类型沟道层，沟道层的浓度比漂移层稍高，为了降低沟道的导通电阻，浓度为1E16-1E17cm^-3之间，厚度为大于0.4μm；外延生长第一导电类型的势垒调制层，浓度比沟道层更高，为了形成势垒更低的肖特基接触，厚度小于0.2μm。势垒调制层的浓度、厚度根据设计的势垒而定。势垒调制层也可以通过离子注入再激活退火的方法形成。第一导电类型可以为n型或p型，原理一致，以下以n型来说明。

根据镜像力势垒降低原理，如果在表面形成高浓度的掺杂，表面层的剂量远大于漂移区零偏时的耗尽区电荷，那么与金属和漂移区接触形成的势垒相比，势垒降低△φ,

△φ＝q/ε*sqrt(a*Ns/(4*π))

a*Ns即为表面高掺杂层的剂量，其中a为厚度，Ns为浓度。亦即增加表面层的剂量，可以有效降低肖特基势垒。一般地表面层剂量大于9E11cm^-2，势垒降低0.05eV以上。如表面50nm厚的掺杂浓度为7E17cm^-3，则Ns为3.5E12cm^-2，△φ等于0.1eV，即势垒降低0.1eV。因此可以通过表面薄层的高剂量控制，调整势垒高度。

如图1所示，本发明的沟槽型双势垒肖特基二极管主要分为中间的有源区和周边的结终端区。有源区为沟槽结构，形成并联的双势垒肖特基二极管和pn二极管。结终端可以是场限环、JTE、以及两者的结合等多种形式。有源区台面顶部的势垒调制层1浓度高于沟道2和漂移层3，浓度、厚度由设计的势垒而定，如对于△φ等于0.1eV，浓度可以为7E17cm^-3，厚度为50nm，或者浓度为1.75E18cm^-3，厚度为20nm。凹槽的深度为dt,宽度为Wt,台面宽度为Wm，p+区的结深为dp。在电流密度为Jf的电流流过沟道时，沟道的顶部和底部区域会形成电势差△V，△V＝Jf*ρ*dt，其中ρ为沟道的电阻率，与沟道的掺杂浓度关系为ρ＝1/q*μ*Nd，Nd为掺杂浓度。当△V等于设计的势垒降低值时，沟道底部的肖特基接触将开启，将会分担电流，降低正向压降。进一步，当电流密度进一步增加，凹槽底部的并联pn二极管将导通，从而进一步提升浪涌电流能力。一般情况下，Wm大于1μm，Wm大于0.5μm，dt大于0.5μm，dp大于0.5μm。本发明的沟槽型双势垒肖特基二极管还包括肖特基接触金属4、场介质层5、钝化层6和欧姆接触金属7。

本发明的沟槽型双势垒肖特基二极管制备方法如下：

如图2所示，取已经生长有势垒调制层的外延片，或者在没有势垒调制层的外延片上用离子注入的方式形成势垒调制层1，对n型材料注入N、P离子。首先做上光刻标记。PECVD或LPCVD方法淀积SiO₂层8，并进行光刻后刻蚀，形成SiC刻蚀的掩膜图形。SiO₂层8的厚度大于500nm，由刻蚀SiC凹槽所需的厚度决定。用ICP或RIE的等离子体刻蚀方法，以SiO₂层8为掩膜，刻蚀SiC，形成凹槽，并剩余足够的SiO₂厚度以用于下一步工艺的离子注入掩膜。

如图3所示，再用PECVD或其他CVD方法各向同性的淀积SiO₂层，厚度约200nm左右。并用ICP或RIE各向异性刻蚀SiO₂层，使凹槽底部区域的SiO₂层基本刻蚀干净，剩下侧壁的部分和台面上的SiO₂层。进行光刻工艺，用光刻胶保护结终端区，结合剩下的SiO₂层，形成掩膜，进行离子注入，注入的为p型掺杂离子，如Al、B等离子，多次注入在凹槽底部形成一个p型掺杂区，而侧壁因为有SiO₂层的保护防止了离子注入。注入结深大于0.5μm，浓度大于1E17cm^-3,同时接近表面的浓度大于1E19cm^-3。注入完成后去除掩膜。再用光刻方法形成结终端区注入的掩膜，进行结终端区离子注入，同样注入p型掺杂离子，如Al、B等离子。

如图4所示，在表面淀积一薄层石墨层9作为保护进行激活退火，激活退火的温度大于1500℃，时间大于3分钟。

如图5所示，再进行热氧化生长SiO₂钝化层，厚度可以是10nm-50nm，可以是湿氧或干氧生长方法。控制两次热氧化生长的厚度，使得剩下的表面高掺杂的势垒调制层的厚度、浓度满足设计要求。用PECVD或其他CVD方法生长场介质层5，介质可以是SiO₂，或Si₃N₄，或SiO₂/Si₃N₄，SiOxNy等，厚度大于200nm，用光刻、刻蚀、BOE腐蚀的方法去掉有源区内的介质，保留结终端区的介质。形成介质对终端区的保护。

如图6所示。用光刻、蒸发金属和剥离的方法在凹槽底部p区做上欧姆接触金属7。背面淀积金属，进行快速退火形成欧姆接触10。P型欧姆接触金属可以是TiAl等，背面金属为Ni，进行950-1050℃，2-5分钟的快速退火，形成欧姆接触。

如图7所示。在表面淀积金属，分别在有源区的台面顶部、凹槽侧壁形成肖特基接触金属4。进行退火处理改善n型表面的肖特基接触。如，金属材料可以是Ti、Mo，退火温度为400-800℃。

如图8所示。淀积并形成电极金属10，如Al,或掺Si或Cu的Al，大于3μm厚,或者是Ag或Cu，厚度大于2μm。淀积钝化层6，如SiO₂/Si₃N₄，厚度分别可以为500nm和300nm。并进行图形化和选择刻蚀，露出电极的金属。涂布聚酰亚胺，进行图形化，露出电极的金属。进行烘烤固化。最后，在背面淀积电极金属，如TiNiAg，总厚度大于1μm。

上面所述只是为了说明本发明，应该理解为本发明并不局限于以上实施例，符合本发明思想的各种变通形式均在本发明的保护范围之内。