用于系统级封装的TSV转接板的制作方法

本发明属半导体集成电路技术领域，特别涉及一种用于系统级封装的tsv转接板。

背景技术：

三维(three-dimension，3d)集成计算是目前被认为超越摩尔定律可持续实现小型化、高密度、多功能化的首选方案，而硅通孔(through-siliconvia，简称tsv)技术是三维集成的关键，可实现芯片与芯片间距离最短、间距最小的互连。

作为芯片成功及量产的重要指标，3d-ic(三维集成电路)堆叠后的整体静电放电(electro-staticdischarge，简称esd)性能是一个不容忽视的方面，超大规模的3d-ic芯片在esd设计上面临着巨大的挑战，esd会影响整个3d-ic芯片的电学性能，甚至无法正常工作。

转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的i/o引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。常规esd设计重在解决单个芯片内静电放电问题。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于tsv工艺的系统级封装的抗静电能力成为半导体行业亟待解决的问题。

技术实现要素：

为了提高3d集成电路的系统级封装抗静电能力，本发明提供了一种用于系统级封装的tsv转接板；本发明要解决的技术问题通过以下技术方案实现：

本发明的实施例提供了一种用于系统级封装的tsv转接板，包括：

si衬底101；

器件区102，设置于si衬底101内；

tsv区103，设置于si衬底101内且位于器件区102两侧且，上下贯通si衬底101；

互连线104，设置于si衬底101上，用于连接tsv区103的第一端面和器件区102；

铜凸点105，设置于tsv区103的第二端面上。

在本发明的一个实施例中，器件区102包括mos器件和隔离区；其中，隔离区设置于mos器件两侧且上下贯通si衬底101。

在本发明的一个实施例中，mos器件包括：p阱区、栅极区、源区、漏区和p阱接触区；其中，栅极区设置于p阱区上，源区和漏区设置于p阱区内且位于栅极区两侧，p阱接触区设置于p阱区内。

在本发明的一个实施例中，互连线104包括第一互连线和第二互连线；tsv区103包括第一tsv区和第二tsv区；其中，第一互连线用于连接第一tsv区的第一端面和源区，第二互连线用于连接第二tsv区的第一端面、p阱接触区、漏区以及栅极区。

在本发明的一个实施例中，第一互连线与第一tsv区的第一端面和源区之间以及第二互连线用于与第二tsv区的第一端面、p阱接触区、漏区和栅极区之间均设置有钨插塞。

在本发明的一个实施例中，tsv区103的第二端面与铜凸点105之间设置有钨插塞。

在本发明的一个实施例中，tsv区103的深度为80μm～120μm。

在本发明的一个实施例中，互连线104的材料为铜。

在本发明的一个实施例中，还包括设置于si衬底101上表面和下表面的sio2绝缘层。

与现有技术相比，本发明具有以下有益效果：

1、本发明提供的tsv转接板通过在tsv转接板上设置mos器件，增强了层叠封装芯片的抗静电能力；

2、本发明通过在tsv转接板上设置mos器件，利用转接板较高的散热能力，提高了器件工作中的大电流通过能力；

3、本发明提供的tsv转接板的mos器件周围利用上下贯通的隔离区，具有较小的漏电流和寄生电容。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种用于系统级封装的tsv转接板结构示意图；

图2为本发明实施例提供的一种用于系统级封装的tsv转接板的制备方法流程示意图；

图3a-图3i为本发明实施例提供的另一种tsv转接板的制备方法流程图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1为本发明实施例提供的一种用于系统级封装的tsv转接板结构示意图，包括：

si衬底101；

器件区102，设置于si衬底101内；

tsv区103，设置于si衬底101内且位于器件区102两侧且，上下贯通si衬底101；

互连线104，设置于si衬底101上，用于连接tsv区103的第一端面和器件区102；

铜凸点105，设置于tsv区103的第二端面上。

具体地，器件区102包括mos器件和隔离区；其中，隔离区设置于mos器件两侧且上下贯通si衬底101。

进一步地，mos器件包括：p阱区、栅极区、源区、漏区和p阱接触区；其中，栅极区设置于p阱区上，源区和漏区设置于p阱区内且位于栅极区两侧，p阱接触区设置于p阱区内。

具体地，互连线104包括第一互连线和第二互连线；tsv区103包括第一tsv区和第二tsv区；其中，第一互连线用于连接第一tsv区的第一端面和源区，第二互连线用于连接第二tsv区的第一端面、p阱接触区、漏区以及栅极区。

优选地，第一互连线与第一tsv区的第一端面和源区之间以及第二互连线用于与第二tsv区的第一端面、p阱接触区、漏区和栅极区之间均设置有钨插塞。

优选地，tsv区103的第二端面与铜凸点105之间设置有钨插塞。

优选地，tsv区103的深度为80μm～120μm。

优选地，互连线104的材料为铜。

优选地，还包括设置于si衬底101上表面和下表面的sio2绝缘层。

本实施例提供的tsv转接板通过在tsv转接板上设置mos器件，增强了层叠封装芯片的抗静电能力，解决了三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力的问题；同时，本实施例提供tsv转接板在mos器件周围设置上下贯通的隔离区，具有较小的漏电流和寄生电容。

实施例二

请参照图2，图2为本发明实施例提供的一种用于系统级封装的tsv转接板的制备方法流程示意图，本实施例在上述实施例的基础上，对本发明的tsv转接板的制备方法进行详细描述如下。具体地，包括如下步骤：

s101、选取si衬底；

s102、在si衬底内制备多个tsv和多个隔离沟槽；

s103、填充隔离沟槽和tsv分别形成隔离区和tsv区；

s104、在si衬底上表面制备mos管的栅极区；

s105、利用离子注入工艺制备mos管的源区和漏区；

s106、在si衬底上表面制备tsv区的第一端面与mos管的互连线；

s107、在tsv区的第二端面制备金属凸点。

优选地，si衬底的掺杂类型为p型，掺杂浓度为1×10¹⁴～1×10¹⁵cm^-3，厚度为150～250μm；隔离区和tsv区厚度为80～120μm。

优选地，s102可以包括：

s1021、利用光刻工艺在si衬底的上表面形成tsv和隔离沟槽的刻蚀图形；

s1022、利用深度反应离子刻蚀(deepreactiveionetching，简称drie)工艺，刻蚀si衬底形成tsv和隔离沟槽；

其中，隔离沟槽位于两个tsv之间。

优选地，s103可以包括：

s1031、热氧化tsv和隔离沟槽以在tsv和隔离沟槽的内壁形成第一氧化层；

s1032、利用湿法刻蚀工艺，刻蚀第一氧化层以完成tsv和隔离沟槽内壁的平整化；

s1033、利用光刻工艺形成隔离沟槽的填充图形；

s1034、利用化学气相淀积(chemicalvapordeposition，简称cvd)工艺，在隔离沟槽内填充第一sio2材料形成隔离区；

s1035、利用光刻工艺形成tsv的填充图形；

s1036、利用cvd工艺，在tsv内填充多晶硅，并通入掺杂气体进行原位掺杂形成tsv区。

优选地，s104可以包括：

s1041、在si衬底光刻p阱区，采用带胶离子注入工艺形成p阱；

s1042、利用热氧化工艺在si衬底表面形成栅氧化层；

s1043、采用带胶离子注入工艺进行阈值电压调整；

s1044、利用cvd工艺，在si衬底表面淀积多晶硅，光刻栅电极图形，利用干法刻蚀工艺刻蚀多晶硅形成多晶硅栅；

s1045、光刻栅电极图形，利用带胶离子注入工艺对多晶硅栅进行掺杂形成栅极区。

优选地，s105可以包括：

s1051、利用cvd工艺，在si衬底表面淀积第二sio2材料，利用干法刻蚀工艺形成第二氧化层；

s1052、光刻源区和漏区图形，采用带胶离子注入工艺进行n⁺离子注入，去除光刻胶，形成mos管的源区和漏区；

s1053、光刻p阱接触区图形，采用带胶离子注入工艺进行p⁺离子注入，去除光刻胶，形成mos管的p阱接触区。

具体地，s107之前还包括：

x1、利用辅助圆片作为si衬底上表面的支撑件；

x2、利用机械磨削减薄工艺对si衬底下表面进行减薄，再利用化学机械抛光(chemicalmechanicalpolishing，简称cmp)工艺，对si衬底的下表面进行平整化处理，直到露出tsv区的第二端面。

进一步地，s107包括：

s1071、利用溅射工艺，在si衬底的下表面形成衬垫层和阻挡层，利用cvd工艺在tsv区的第二端面形成钨插塞；

s1072、淀积绝缘层，在tsv区的第二端面光刻金属凸点的图形，利用电化学工艺淀积金属，通过化学机械研磨工艺去除多余的金属，在tsv区的第二端面形成金属凸点；

s1073、拆除辅助圆片。

优选地，隔离区和tsv区厚度为80～120μm。

本实施例提供的tsv转接板的制备方法均可在现有的tsv工艺平台中实现，因此兼容性强，适用范围广；制备的tsv转接板结构简单，应用范围广。

实施例三

本实施例在上述实施例的基础上，对本发明的tsv转接板的制备方法中具体参数举例描述如下。具体地，请参照图3a-图3i，图3a-图3i为本发明实施例提供的另一种tsv转接板的制备方法流程图。

s201、如图3a所示，选取si衬底201；

优选地，si衬底的掺杂类型为p型，掺杂浓度为1×10¹⁴～1×10¹⁵cm^-3，厚度为150～250μm。

s202、如图3b所示，利用刻蚀工艺在si衬底上制备tsv202及隔离沟槽203，可以包括如下步骤：

s2021、在1050℃～1100℃的温度下，利用热氧化工艺在si衬底上表面生长一层800nm～1000nm的sio2层；

s2022、利用光刻工艺，通过涂胶、光刻、显影等工艺完成tsv及隔离沟槽刻蚀图形；

s2023、利用drie工艺刻蚀si衬底，形成深度为80～120μm的tsv及隔离沟槽；

s2024、利用cmp工艺，去除si衬底上的sio2，对衬底表面进行平坦化。

优选地，两个隔离沟槽位于两个tsv之间。

s203、如图3c所示；利用cvd工艺，在si衬底上淀积sio2对隔离沟槽进行填充形成隔离区，具体可以包括如下步骤：

s2031、在1050℃～1100℃的温度下，热氧化tsv及隔离沟槽的内壁形成厚度为200nm～300nm的氧化层；

s2032、利用湿法刻蚀工艺，刻蚀tsv及隔离沟槽的内壁的氧化层以完成tsv及隔离沟槽内壁的平整化。以防止tsv及隔离沟槽侧壁的突起形成电场集中区域；

s2033、利用光刻工艺，通过涂胶、光刻、显影等工艺完成隔离沟槽填充图形；

s2034、在690℃～710℃的温度下，利用低压化学气相沉积(lowpressurechemicalvapordeposition，lpcvd)工艺，淀积sio2对隔离沟槽进行填充，形成隔离区；可以理解的是，该sio2材料主要用于隔离，其可以由未掺杂多晶硅等其他材料替代；

s2035、利用cmp工艺，对衬底表面进行平坦化。

s204、如图3d所示；利用cvd工艺，在si衬底上淀积多晶硅材料对tsv进行填充，同时通入掺杂气体对多晶硅进行原位掺杂形成tsv区，具体可以包括如下步骤：

s2041、利用光刻工艺，通过涂胶、光刻、显影等工艺完成tsv填充图形；

s2042、在600℃～620℃的温度下，利用cvd工艺淀积多晶硅材料对tsv进行填充，同时通入掺杂气体进行原位掺杂，并实现掺杂元素的原位激活，形成高掺杂的多晶硅填充。这样在对tsv填充时可以形成杂质分布均匀、且高掺杂浓度的导电材料填充，利于减小tsv的电阻。多晶硅掺杂浓度优选2×10²¹cm^-3，掺杂杂质优选磷；

s2043、利用cmp工艺对衬底表面进行平坦化。

s205、如图3e所示；在si衬底上表面制备栅极区204，具体可以包括如下步骤：

s2051、在1050℃～1100℃的温度下，利用热氧化工艺，在si衬底表面形成二氧化硅缓冲层；

s2052、在700℃～800℃的温度下，利用lpcvd工艺，在si衬底表面淀积氮化硅层；

s2053、光刻p阱区，采用带胶离子注入工艺进行硼注入，去除光刻胶，形成mos管的p阱区。硅掺杂浓度优选1×10¹⁶cm^-3；

s2054、将衬底在950℃温度下，退火2.5h，进行p阱的推进。

s2055、利用cmp工艺，去除氮化硅层和二氧化硅缓冲层；

s2056、在1050℃～1100℃的温度下，利用热氧化工艺，在si衬底表面形成栅氧化层；

s2057、采用带胶离子注入工艺进行硼注入，去除光刻胶，对mos管进行阈值电压调整；

s2058、在600℃～620℃的温度下，利用cvd工艺，在si衬底表面淀积多晶硅材料；

s2059、利用光刻工艺，通过涂胶、光刻、显影等工艺完成栅电极刻蚀图形；

s20510、利用干法刻蚀工艺刻蚀多晶硅形成栅电极；

s20511、光刻栅电极区图像，采用带胶离子注入工艺进行磷注入，去除光刻胶，形成mos管的栅极区，多晶硅掺杂浓度优选5×10¹⁹cm^-3；

s20512、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。

s206、如图3f所示；利用离子注入工艺制备mos的源区205和漏区206，具体可以包括如下步骤：

s2061、采用cvd工艺，在750℃温度下，在si衬底上淀积二氧化硅层；

s2062、利用光刻工艺，通过涂胶、光刻、显影等工艺完成氧化层侧墙刻蚀图形；

s2063、利用干法刻蚀工艺刻蚀二氧化硅形成氧化层侧墙；

s2064、光刻源区和漏区图像，采用带胶离子注入工艺进行磷注入，去除光刻胶，形成mos管的源区和漏区，mos管的源区和漏区的掺杂浓度优选5×10¹⁹cm^-3；

s2065、光刻p阱接触区，采用带胶离子注入工艺进行硼注入，去除光刻胶，形成mos管的p阱接触区207，p阱接触区掺杂浓度优选1×10²⁰cm^-3；

s2066、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。

s207、如图3g所示；利用电镀工艺在si衬底上表面形成铜互连线208，具体可以包括如下步骤：

s2071、利用等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)工艺，在衬底表面淀积sio2层；

s2072、在tsv区的第一端以及mos的栅极区、源区、漏区和p阱接触区，利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；

s2073、利用cvd工艺，在tsv区的第一端以及mos的栅极区、源区、漏区和p阱接触区淀积ti膜、tin膜和钨以形成钨插塞；

s2074、利用cmp工艺对衬底表面进行平坦化；

s2075、淀积sio2绝缘层，光刻铜互连图形，利用电化学镀铜的方法淀积铜，通过化学机械研磨的方法去除多余的铜，形成tsv区的第一端与mos管串接铜互连线；

s2076、利用cmp工艺对衬底表面进行平坦化。

进一步地，在制备铜互连线时，可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。

s208、如图3h所示；利用化学机械抛光工艺对si衬底进行减薄，漏出tsv区，具体可以包括如下步骤：

s2081、利用高分子材料作为中间层，将si衬底上表面与辅助圆片键合，通过辅助圆片的支撑完成si衬底的减薄；

s2082、利用机械磨削减薄工艺对si衬底下表面进行减薄，直到减到略大于tsv区深度的厚度，优选大于tsv深度10μm；

s2083、利用cmp工艺对si衬底下表面进行平整，直到露出tsv区；

s209、如图3i所示；在si衬底下表面利用电镀的方法形成铜凸点209，具体可以包括如下步骤：

s2091、利用pecvd工艺，在衬底下表面淀积sio2层；

s2092、在tsv区的第二端，利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；

s2093、利用cvd工艺在tsv区的第二端淀积ti膜形成衬垫层，淀积tin膜形成阻挡层，淀积钨形成钨插塞；

s2094、利用cmp工艺对衬底表面进行平坦化；

s2095、淀积sio2绝缘层，在tsv区的第二端光刻铜凸点图形，利用电化学镀铜工艺淀积铜，通过化学机械研磨工艺去除多余的铜，刻蚀sio2层，在tsv区的第二端形成铜凸点；

s2096、利用加热机械的方法拆除临时键合的辅助圆片。

本实施例提供的用于系统级封装的防静电装置的制备方法，采用mos管器件周边被sio2绝缘层包围的工艺，可有效减小有源区与衬底间的寄生电容。本发明在考虑工艺可行性的基础上通过优化设置一定长度的tsv孔及利用给定范围的掺杂浓度，并且考虑器件的电流通过能力，减小了寄生电容和电阻，并利用tsv孔引入的电感对器件的寄生电容进行一定程度的调谐，在提高系统级封装抗esd能力的同时扩大了esd保护电路的工作范围。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。例如，本发明中提及的多个隔离区仅仅是依据本发明提供的器件结构截面图进行说明，其中，多个隔离区也可以是某一个整体中例如环状体的截面图显示的第一部分和第二部分，对于本发明所属技术领域的普通技术人员来说，不应局限于这些说明，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。