硅基单片集成激光器的制作方法

本实用新型涉及半导体领域和光电集成领域，特别是涉及一种硅基单片集成激光器。

背景技术：

随着人们对信息传输、处理速度要求的不断提高和多核计算时代的来临，基于金属的电互连将会由于过热、延迟、电子干扰等缺陷成为发展瓶颈。而采用光互连来取代电互连，可以有效解决这一难题。在光互连的具体实施方案中，硅基光互连以其无可比拟的成本和技术优势成为首选。硅基光互连既能发挥光互连速度快、带宽大、抗干扰、功耗低等优点，又能充分利用微电子工艺成熟、高密度集成、高成品率、成本低廉等优势，其发展必将推动新一代高性能计算机、数据通信系统的发展，有着广阔的市场应用前景。

硅基光互连的核心技术是在硅基上实现各种光功能器件，如硅基激光器、电光调制器、光电探测器、滤波器、波分复用器、耦合器、分光器等。近十年来硅基电光调制器、光电探测器、滤波器、波分复用器、耦合器、分光器等器件都得到了快速发展，硅基光电集成实用化面临的技术难题在于光源，由于硅是间接带隙半导体，发光效率低，带边吸收系数低，难以实现硅发光器件。

实现硅基片上光源的方案包括如下：

1)倒装芯片技术：即将各组件(电器件，无源器件，有源器件)在普通的衬底上分别制作，再将其放置在一起形成光电链路，通常用金或者焊锡凸块实现器件与衬底的键合，如图所示。这种方案的局限在于放置光电器件的时候需要很高的对准精度，特别是需要光波导或者光纤耦合的时候，对准精度需要高于1μm，这导致了高昂的成本和工艺的复杂。

2)键合技术：即直接或通过粘合层将硅片与III-V外延片键合，之后再进行工艺制作，如图1所示。这种方式既降低了对准精度的要求，也避免了直接生长带来的种种问题。直接键合是将硅片与III-V外延片键合是利用原子、分子间的范德瓦耳斯力将硅片与III-V外延片直接粘附在一起。由于需要键合表面非常接近，所以对键合表面的粗糙度和洁净度有很高要求，这也一定程度上提高了工艺的难度。而是用粘合层键合就可以降低键和表面粗糙度和洁净度的要求，极大地提高成功率。粘合层一般选用聚合物来实现，较为常用的是苯并环丁烯(divinylsiloxane benzocyclobutene，DVS-BCB)。一般粘合层需要加热固化，而固化的温度大多小于300℃，不会影响硅和III-V外延层的光学性质。

由于III-V族材料是键合在硅材料上方，因此需要设计一个光学耦合结构，将激光器发出的光引导到硅材料中。

3)异质外延技术：即直接在硅上生长III-V族化合物半导体材料。由于III-V材料和硅的晶格常数不匹配，直接外延生长是非常困难的，这会导致III-V材料很大的晶格缺陷，严重影响外延层的光学特性。虽然通过加入应力释放层可以部分缓解晶格失配造成的问题，异质生长中产生的污染问题依然难以解决。

随着技术的发展，SiGe在硅上的外延生长也得以实现，能够使外延Si逐渐向外延的Ge过渡，并且由于Ge材料的晶格常数与GaAs相近，人们逐渐开始研究通过Ge作为过渡层实现硅基外延生长III-V材料最终实现硅基激光器的途径，如图2所示。对于传统外延，由于III-V族材料是外延在SOI顶层硅材料上方，因此需要设计一个光学耦合结构，将激光器发出的光引导到硅材料中。不同混合集成技术对比特性如表1所示。

表1

基于以上所述，提供一种新型的硅基单片集成激光器及其制作方法实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种硅基单片集成激光器及其制作方法，用于解决现有技术中激光器发出的光与硅材料对准结构较为复杂的问题。

为实现上述目的及其他相关目的，本实用新型提供一种硅基单片集成激光器的制作方法，所述制作方法包括：步骤1)，提供一SOI衬底，于所述SOI衬底表面制作图形掩膜；步骤2)，基于所述图形掩膜刻蚀所述SOI衬底的顶层硅及埋氧化硅层，形成直至所述SOI衬底的衬底硅的限向结构；步骤3)，于限向结构内的衬底硅表面生长Ge外延层，作为III-V族材料外延的基底，所述图形掩膜使得顶层硅上无法生长Ge外延层；步骤4)，在Ge外延层上外延生长III-V族材料，通过外延工艺控制Ge厚度和III-V族材料的厚度，使得III-V族材料发光层与SOI衬底的顶层硅层在高度方向上精确对准。

作为本实用新型的硅基单片集成激光器的制作方法的一种优选方案，还包括步骤：步骤5)，去除所述图形掩膜；步骤6)，利用光刻、刻蚀、薄膜沉积等工艺于所述顶层硅及III-V族材料中同时制备各种硅光器件及III-V族材料基激光器，通过光刻、刻蚀等工艺所述硅光器件与所述III-V族材料基激光器在水平方向上精确对准。

作为本实用新型的硅基单片集成激光器的制作方法的一种优选方案，所述图形掩膜为图形化的二氧化硅层。

作为本实用新型的硅基单片集成激光器的制作方法的一种优选方案，步骤4)包括：步骤4-1)，于Ge外延层上形成GaAs底层；步骤4-2)，于所述GaAs底层上形成InGaAs应力缓冲层；步骤4-3)，于所述InGaAs缓冲层上形成InGaAs应力释放层，所述InGaAs应力缓冲层及InGaAs应力释放层的界面区域形成量子点发光层；步骤4-4)，于所述InGaAs应力释放层上形成GaAs帽层；所述III-V族材料的量子点发光层与所述SOI衬底的顶层硅在高度方向上对准。

优选地，所述Ge外延层为P型掺杂层，所述GaAs底层为P+型掺杂层，所述GaAs帽层为N+型掺杂层。

优选地，所述InGaAs应力缓冲层为In_0.12～0.2Ga_0.8～0.88As应力缓冲层，所述InGaAs应力释放层为In_0.12～0.2Ga_0.8～0.88As应力释放层。

优选地，所述SOI衬底的埋氧化硅层的厚度范围为1～3μm，所述顶层硅的厚度范围为50～1000nm，所述Ge外延层的厚度范围为0.1～2μm，所述GaAs底层的厚度范围为0.1～2μm，所述InGaAs应力缓冲层的厚度范围为2～10nm，所述InGaAs应力释放层的厚度范围为5～20nm，所述GaAs帽层的厚度范围为50～500nm；所述InGaAs应力缓冲层和InGaAs应力释放层界面区域形成若干层量子点发光结构。

作为本实用新型的硅基单片集成激光器的制作方法的一种优选方案，通过光刻、刻蚀工艺在顶层硅及III-V族材料中形成包括FP发射谐振腔、DBR发射谐振腔或DFB发射谐振腔的谐振腔结构，从而实现硅基单片集成激光器。

本实用新型还提供一种硅基单片集成激光器，包括：SOI衬底，包括衬底硅、埋氧化硅层以及顶层硅，所述埋氧化硅层以及顶层硅形成有图形化的限向结构；Ge外延层，形成于限向结构内的衬底硅表面；III-V族材料，形成于所述Ge外延层表面，所述III-V族材料的发光层与SOI衬底的顶层硅层在高度方向上精确对准。

作为本实用新型的硅基单片集成激光器的一种优选方案，还包括：硅光器件，形成于所述顶层硅表面，及III-V族材料基激光器，形成于所述III-V族材料表面，所述硅光器件与所述III-V族材料基激光器在水平方向上的精确对准。

作为本实用新型的硅基单片集成激光器的一种优选方案，所述III-V族材料基激光器包括：GaAs底层，形成于Ge外延层上；InGaAs应力缓冲层，形成于所述GaAs底层上；InGaAs应力释放层，形成于所述InGaAs应力缓冲层上；GaAs帽层，形成于所述InGaAs应力释放层上；其中，所述InGaAs应力缓冲层及InGaAs应力释放层的界面区域形成量子点发光层，所述量子点发光层与所述SOI衬底的顶层硅在高度方向上精确对准。

优选地，所述Ge外延层为P型掺杂层，所述GaAs底层为P+型掺杂层，所述GaAs帽层为N+型掺杂层。

优选地，所述InGaAs应力缓冲层为In_0.12～0.2Ga_0.8～0.88As应力缓冲层，所述InGaAs应力释放层为In_0.12～0.2Ga_0.8～0.88As应力释放层。

优选地，所述SOI衬底的埋氧化硅层的厚度范围为1～3μm，所述顶层硅的厚度范围为50～1000nm，所述Ge外延层的厚度范围为0.1～2μm，所述GaAs底层的厚度范围为0.1～2μm，所述InGaAs应力缓冲层的厚度范围为2～10nm，所述InGaAs应力释放层的厚度范围为5～20nm，所述GaAs帽层的厚度范围为50～500nm。

如上所述，本实用新型的硅基单片集成激光器及其制作方法，具有以下有益效果：

本实用新型利用SOI材料的底层硅作为衬底，通过Ge作为过渡层，实现III-V族材料在硅上的外延生长，设计Ge的厚度和III-V族材料的厚度，利用外延工艺对厚度的精确控制，使得III-V族发光层和所述顶层硅在高度方向上精确对准；利用光刻、刻蚀、薄膜沉积等工艺于所述顶层硅及III-V族材料中同时制备各种硅光器件及III-V族材料基激光器，通过光刻、刻蚀等工艺实现所述硅光器件与所述III-V族材料基激光器在水平方向上的高精度对准。

另外，由于二氧化硅材料的热扩散系数低于硅材料，通过直接在SOI材料的底层硅衬底上外延Ge和III-V族材料，可以提高III-V族激光器的热扩散能力，从而改善激光器在高温下的性能。

附图说明

图1显示为现有技术中的基于键合技术将硅片与III-V外延片进行键合的结构示意图。

图2显示为现有技术中的基于异质外延技术在硅上生长III-V族化合物半导体材料的结构示意图。

图3～图10显示为本实用新型的硅基单片集成激光器的制作方法各步骤所呈现的结构示意图。

元件标号说明

101 衬底硅

102 埋氧化硅层

103 顶层硅

104 图形掩膜

105 限向结构

106 Ge外延层

107 GaAs底层

108 InGaAs应力缓冲层

109 InGaAs应力释放层

110 GaAs帽层

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图3～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图3～图10所示，本实施例提供一种硅基单片集成激光器的制作方法，所述制作方法包括：

如图3～图4所示，首先进行步骤1)，提供一SOI衬底，于所述SOI衬底表面制作图形掩膜104。

作为示例，所述SOI衬底包括衬底硅101、埋氧化硅层102以及顶层硅103。所述SOI衬底的埋氧化硅层102的厚度范围为1～3μm，所述顶层硅103的厚度范围为50～1000nm。

作为示例，所述图形掩膜104为图形化的二氧化硅层。具体地，首先于所述SOI衬底表面形成二氧化硅层，然后采用光刻-刻蚀工艺于欲制备限向结构105的区域制作窗口，以完成二氧化硅图形掩膜104的制备。

如图5所示，然后进行步骤2)，基于所述图形掩膜104刻蚀所述SOI衬底的顶层硅103及埋氧化硅层102，形成直至所述SOI衬底的衬底硅101的限向结构105。

如图6所示，接着进行步骤3)，采用如化学气相沉积法等方法于限向结构105内的衬底硅101表面形成Ge外延层106，作为III-V族材料外延的基底，所述图形掩膜104使得顶层硅103上无法生长Ge外延层106，即由于SOI衬底表面的二氧化硅层的存在，使得Ge只能在限向结构105内的衬底硅101表面生长，而无法在二氧化硅层上生长。

作为示例，所述Ge外延层106为P型掺杂层，所述Ge外延层106的厚度范围为0.1～2μm。

如图7～图9所示，然后进行步骤4)，在Ge外延层106上外延生长III-V族材料，通过控制Ge厚度和III-V族材料的厚度，使得III-V族材料的量子点发光层与SOI衬底的顶层硅103层对准。

作为示例，步骤4)包括：

如图7所示，首先进行步骤4-1)，于Ge外延层106上形成GaAs底层107。

作为示例，所述GaAs底层107为P+型掺杂层。所述GaAs底层107的厚度范围为0.1～2μm。

如图8所示，然后进行步骤4-2)，于所述GaAs底层107上形成InGaAs应力缓冲层108。

作为示例，所述InGaAs应力缓冲层108为In_0.12～0.2Ga_0.8～0.88As应力缓冲层。所述InGaAs应力缓冲层108的厚度范围为2～10nm。

如图8所示，接着进行步骤4-3)，于所述InGaAs缓冲层上形成InGaAs应力释放层109，所述InGaAs应力缓冲层108及InGaAs应力释放层109的界面区域形成量子点发光层；

作为示例，所述InGaAs应力释放层109为In_0.12～0.2Ga_0.8～0.88As应力释放层。所述InGaAs应力释放层109的厚度范围为5～20nm。

如图9所示，最后进行步骤4-4)，于所述InGaAs应力释放层109上形成GaAs帽层110；其中，所述InGaAs应力缓冲层108及InGaAs应力释放层109与所述SOI衬底的顶层硅103对准。

作为示例，所述GaAs帽层110为N+型掺杂层。所述GaAs帽层110的厚度范围为50～500nm。

在一具体的实施过程中，所述SOI衬底的埋氧化硅层102的厚度为2μm，所述顶层硅103的厚度为220nm，所述Ge外延层106的厚度为1μm，所述GaAs底层107的厚度为1.1μm，所述InGaAs应力缓冲层108的厚度为2nm，所述InGaAs应力释放层109的厚度为6nm，所述量子点发光层的厚度为若干层单膜，所述GaAs帽层110的厚度范围为100nm。

接着进行步骤5)，去除所述图形掩膜104。

最后进行步骤6)，利用光刻、刻蚀、薄膜沉积等工艺于所述顶层硅及III-V族材料中同时制备各种硅光器件及III-V族材料基激光器，通过光刻、刻蚀等工艺实现所述硅光器件与所述III-V族材料基激光器在水平方向上的精确对准。

具体地，通过光刻、刻蚀、淀积等工艺步骤完成III-V族材料基激光器的制备，以及有源或无源的硅光器件，由于上述制备的InGaAs应力缓冲层108及InGaAs应力释放层109与所述SOI衬底的顶层硅103对准，因此可以使得后续制备的所述硅光器件与所述III-V族材料基激光器自动对准，不需要增加耦合器等元件，大大节省工艺步骤以及制作成本，同时能提高器件的集成度。

如图10所示，本实施例还提供一种硅基单片集成激光器，包括：SOI衬底，包括衬底硅101、埋氧化硅层102以及顶层硅103，所述埋氧化硅层102以及顶层硅103形成有图形化的限向结构105；Ge外延层106，形成于限向结构105内的衬底硅101表面；III-V族材料，形成于所述Ge外延层106表面，所述III-V族材料的量子点发光层与SOI衬底的顶层硅103层对准；各种硅光器件及III-V族材料基激光器，通过光刻、刻蚀等工艺形成于所述顶层硅和III-V族材料表面，所述硅光器件与所述III-V族材料基激光器在水平方向上的精确对准。

作为示例，所述顶层硅103中制备有有源或无源的硅光器件，所述硅光器件与所述III-V族材料基激光器对准。由于所述III-V族材料基激光器的量子点发光层与SOI衬底的顶层硅103层对准，不需要增加耦合器等元件，大大节省工艺步骤以及制作成本，同时能提高器件的集成度。

作为示例，所述III-V族材料基激光器包括：GaAs底层107，形成于Ge外延层106上；InGaAs应力缓冲层108，形成于所述GaAs底层107上；InGaAs应力释放层109，形成于所述InGaAs应力缓冲层108上；GaAs帽层110，形成于所述InGaAs应力释放层109上；其中，所述InGaAs应力缓冲层108及InGaAs应力释放层109的界面区域形成量子点发光层，所述InGaAs应力缓冲层108及InGaAs应力释放层109与所述SOI衬底的顶层硅103对准。

优选地，所述Ge外延层106为P型掺杂层，所述GaAs底层107为P+型掺杂层，所述GaAs帽层110为N+型掺杂层。

优选地，所述InGaAs应力缓冲层108为In_0.12～0.2Ga_0.8～0.88As应力缓冲层，所述InGaAs应力释放层109为In_0.12～0.2Ga_0.8～0.88As应力释放层。

优选地，所述SOI衬底的埋氧化硅层102的厚度范围为1～3μm，所述顶层硅103的厚度范围为50～1000nm，所述Ge外延层106的厚度范围为0.1～2μm，所述GaAs底层107的厚度范围为0.1～2μm，所述InGaAs应力缓冲层108的厚度范围为2～10nm，所述InGaAs应力释放层109的厚度范围为5～20nm，所述GaAs帽层110的厚度范围为50～500nm。在一具体的实施过程中，所述SOI衬底的埋氧化硅层102的厚度为2μm，所述顶层硅103的厚度为220nm，所述Ge外延层106的厚度为1μm，所述GaAs底层107的厚度为1.1μm，所述InGaAs应力缓冲层108的厚度为2nm，所述InGaAs应力释放层109的厚度为6nm，所述量子点发光层的厚度为3nm，所述GaAs帽层110的厚度范围为100nm。

如上所述，本实用新型的硅基单片集成激光器及其制作方法，具有以下有益效果：

本实用新型利用SOI材料的底层硅作为衬底，通过Ge作为过渡层，实现III-V族材料在硅上的外延生长，设计Ge的厚度和III-V族材料的厚度，利用外延工艺对厚度的精确控制，使得III-V族发光层和所述顶层硅在高度方向上高精度对准；利用光刻、刻蚀、薄膜沉积等工艺于所述顶层硅及III-V族材料中同时制备有源或无源的硅光器件及III-V族材料基激光器，通过光刻等工艺实现所述硅光器件与所述III-V族材料基激光器在水平方向上的高精度对准。

另外，由于二氧化硅材料的热扩散系数低于硅材料，通过直接在SOI材料的底层硅衬底上外延Ge和III-V族材料，可以提高III-V族激光器的热扩散能力，从而改善激光器在高温下的性能。

所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。