半导体器件的制作方法

本文档的各个方面整体涉及半导体器件。特定具体实施涉及共源共栅器件。
背景技术：
：通常，氮化镓(GaN)器件用于高功率或高频率半导体器件。常规GaN器件包括源极指状物和漏极指状物，并且使用栅极进行操作。技术实现要素：本实用新型解决的一个技术问题是改进半导体器件。本实用新型公开了半导体器件的具体实施，该半导体器件可包括：具有多个单元的第一层，每个单元具有漏极指状物、源极指状物和栅极环；具有漏极焊盘和源极焊盘的第二层，该漏极焊盘具有宽度并且该源极焊盘具有与漏极焊盘基本上相同的宽度；其中该第一层的每个漏极指状物的宽度宽于该第一层的每个源极指状物的宽度；并且其中每个漏极焊盘通过第一触点而被耦接到每个漏极指状物，并且该源极焊盘通过第二触点而被耦接到每个源极指状物，其中该第一触点的宽度宽于该第二触点的宽度。半导体器件的具体实施可包括以下各项中的一者、全部或任一者：多个单元可为氮化镓(GaN)高电子迁移率晶体管(HEMT)。半导体器件的具体实施可包括：具有第一多个指状物的第一单元和具有第二多个指状物的第二单元；耦接到第一多个指状物的第一漏极焊盘；耦接到第二多个指状物的第二漏极焊盘；耦接到第一多个指状物和第二多个指状物的源极焊盘；位于第一多个指状物和第二多个指状物之间的栅极总线；以及耦接到栅极总线的至少一个栅极焊盘。半导体器件的具体实施可包括以下各项中的一者、全部或任一者：半导体器件还可包括耦接到栅极总线的端部上的栅极焊盘的第二栅极焊盘，该端部与至少一个栅极焊盘所耦接到的端部相对。源极焊盘可耦接到第二晶体管的衬底，从而形成共源共栅器件。该第二晶体管可为具有Si衬底的硅金属氧化物场效应晶体管(Si-MOSFET)。Si-MOSFET的Si衬底可耦接到导电膜，并且该导电膜可耦接到Si-MOSFET的漏极。栅极通孔可用于将源极焊盘耦接到第二晶体管。该栅极总线和栅极焊盘可被涵盖在钝化工艺/层中，并且源极焊盘和漏极焊盘可以是开放的。半导体器件的具体实施可包括：多个单元，每个单元具有至少一个漏极指状物、至少一个源极指状物、和至少一个栅极；至少一个漏极焊盘；多个源极焊盘；以及与多个单元耦接的栅极总线；以及耦接到栅极总线的至少一个栅极焊盘；其中漏极焊盘耦接到多个单元中的每个单元的至少一个漏极指状物；并且其中多个源极焊盘中的每个源极焊盘耦接到多个单元中的每个单元的至少一个源极指状物。半导体器件的具体实施可包括以下各项中的一者、全部或任一者：多个单元可为氮化镓(GaN)高电子迁移率晶体管(HEMT)。多个单元可包括具有第一长度的第一组和具有第二长度的第二组，该第二长度长于第一组的第一长度。至少一个漏极焊盘可被定位在具有第二长度的第二组单元上方。第二漏极焊盘可被定位成与在其间具有多个源极焊盘的至少一个漏极焊盘相对，第二漏极焊盘通过至少一个漏极总线而被耦接到至少一个漏极焊盘。栅极总线可位于多个源极焊盘下方。多个源极焊盘可在封装期间电耦接在一起。多个源极焊盘可通过引线接合而彼此耦接。半导体器件的具体实施可包括：具有有源区域和非有源区域的第一金属层；以及具有至少一个漏极焊盘、至少一个源极焊盘、和至少一个栅极焊盘的第二金属层；其中有源区域包括彼此交叉的多个源极指状物和多个漏极指状物；以及至少一个栅极指状物；其中漏极焊盘在多个漏极指状物的一个端部处耦接到多个漏极指状物；其中漏极焊盘仅位于第一金属层的非有源区域中；并且其中第一金属层电耦接到第二金属层。半导体器件的具体实施可包括以下各项中的一者、全部或任一者：多个漏极指状物可在一个端部处耦接在一起。半导体器件还可包括漏极焊盘和多个漏极指状物之间的单个触点。源极焊盘可仅位于第一金属层的有源区域中。半导体器件还可包括第二源极焊盘，并且其中漏极焊盘可位于源极焊盘和第二源极焊盘之间。半导体器件还可包括第二漏极焊盘，并且其中源极焊盘可位于漏极焊盘和第二漏极焊盘之间。本实用新型实现的一个技术效果是提供改进的半导体器件。对于本领域的普通技术人员而言，通过具体实施方式以及附图并通过权利要求书，上述内容以及其他方面、特征和优点将显而易见。附图说明将在下文中结合附图来描述具体实施，其中类似的标号表示类似的元件，并且：图1A–图1C示出上方接合有源(BOA)器件具体实施中的指状物长度和电压之间的关系；图2是常规BOA器件的顶视图；图3A是具有漏极-源极-漏极(DSD)焊盘的半导体器件的具体实施的示意图；图3B和图3C是具有DSD焊盘的半导体器件的具体实施的顶视图；图4A是具有BOA结构的半导体器件的另一个具体实施的顶视图；图4B是来自图4A中的半导体器件的焊盘层的顶视图；图4C是来自图4A中的半导体器件的高电子迁移率晶体管(HEMT)单元的顶视图；图5A是常规晶体管的剖视图；图5B是具有放大漏极触点的晶体管的具体实施的剖视图；图6A是具有DSDBOA结构的半导体器件的具体实施的顶视图，该DSDBOA结构具有到硅衬底的栅极通孔；图6B是使用图6A所示的器件的具体实施的共源共栅结构的具体实施的透视图；图7A是具有多源极BOA焊盘的半导体的具体实施的顶视图；图7B是来自图7A的焊盘的顶视图；图8A–图8C是具有多源极BOA焊盘的半导体器件的不同具体实施的示例；图9A–图9C是具有多源极BOA焊盘的半导体器件的放大视图；图10A是具有BOA结构的常规半导体器件的具体实施；图10B–图10C是示出具有常规BOA结构的半导体器件的具体实施中的电场的集中的示意图；图11A是具有半BOA结构的半导体器件的具体实施的顶视图；图11B是来自图11A的器件的顶视图的示意图；图11C是具有半BOA结构的半导体器件的具体实施的顶部透视图；图12A是具有半BOA结构的半导体器件的具体实施的顶视图；图12B是具有半BOA结构的半导体器件的另一个具体实施的顶视图；图13A是具有半BOA结构的半导体器件的具体实施；图13B是来自图13A的器件的被标记为13B的部分的放大视图；图13C是来自图13B的器件的被标记为13C的部分的放大视图；图13D是来自图13B的器件的被标记为13D的部分的放大视图；并且图13E是来自图13A中的器件的焊盘金属的顶视图。具体实施方式本公开、其各个方面以及具体实施并不限于本文所公开的特定部件、组装过程或方法元素。本领域已知的符合预期半导体器件的许多附件部件、组装过程和/或方法元素将变得显而易见地与来自本公开的特定具体实施一起使用。因此，例如尽管本实用新型公开了特定具体实施，但是此类具体实施和实施部件可包括符合预期操作和方法的本领域已知用于此类半导体器件并且实施部件和方法的任何形状、尺寸、样式、类型、模型、版本、测量、浓度、材料、数量、方法元素、步骤等。参见图1A，其示出了上方接合有源(BOA)氮化镓(GaN)高电子迁移率晶体管(HEMT)器件2的常规器件的具体实施。典型BOA器件具有：第一层，该第一层具有交替的漏极指状物4和源极指状物6；以及第二层，该第二层具有耦接到漏极指状物4的漏极焊盘8和耦接到源极指状物6的源极焊盘10。从一个焊盘的顶部到下一个焊盘的顶部测量指状物(Lf)12的长度。例如，从源极焊盘10的顶部到漏极焊盘10的顶部测量指状物12的长度。漏极和源极的指状物长度是影响器件特别是BOA器件的芯片尺寸和导通电阻(Ron)的重要参数。较短的指状物长度和较低的指状物金属电阻可提高器件的电流容量。由于制造困难，在薄金属工艺中，常规指状物长度不足够长以实现小于100毫欧姆(mOhm)的Ron。为了实现较长的指状物长度，可使用较厚金属工艺，但是由于所涉及的金属间电介质(IMD)工艺可能非常复杂，因此可使用的厚度受到限制。现在参见图1B，其示出了常规器件的指状物两端的电压降的曲线图，其中指状物厚度为1.5微米。该曲线图示出随着指状物的宽度从4微米增加到12微米的情况下的电压降的变化。随着Ron提高，电压降可提高。如果使用厚度为1.5微米且宽度为4微米的金属指状物，则在指状物的端部处期望不超过10％的电压降的情况下，指状物长度限于约300微米。如果指状物宽度为10微米，则指状物长度可为约500微米。对于相同的指状物长度，增加指状物厚度可有助于降低电压降。参见图1C，其例如示出了厚度为4微米的指状物两端的电压降。该曲线图示出相同长度和宽度的指状物两端的较小电压降，如图1B所示。如上所述，因为所涉及的IMD工艺可能非常复杂，所以对于增加指状物的厚度以实现相当长的指状物长度存在限制。参见图2，其示出了使用双金属工艺的具有BOA结构的常规器件。在第一金属层上，存在源极指状物16和漏极指状物18。在第二金属层上，存在源极焊盘20和漏极焊盘22。例如，为了在器件导通(Rdson)时实现漏极和源极之间的低电阻，对于宽度为6μm并且厚度为4μm的指状物，指状物长度必须小于1mm。可通过增加源极焊盘的尺寸来实现较长的指状物长度。例如，现在参见图3A，可通过连接两个120mOhm器件24来创建60mOhm器件26。这得到了在任一侧上具有大的源极焊盘和两个漏极焊盘的漏极-源极-漏极(DSD)焊盘结构，如图3B和图3C所示。通过非限制性示例，图3B和图3C示出了可与DSD焊盘结构一起使用的栅极的至少两个配置。现在参见图4A和图4C，其示出了具有DSD焊盘结构28的半导体器件的具体实施。在器件层上，具有短指状物的两个GaNHEMT单元30被背对背地串联定位。DSD焊盘的大的源极焊盘32通过触点来连接两个GaN单元30的源极指状物34。源极焊盘32通过欧姆金属和焊盘金属之间的触点31而被耦接到源极指状物34。位于源极焊盘32的任一侧上的漏极焊盘36通过触点39而被耦接到HEMT单元30的漏极指状物38。栅极总线40位于HEMT单元30之间并且耦接到位于源极焊盘32的任一侧上的栅极焊盘40。现在参见图4B，其示出了图4A的DSD焊盘结构的视图。漏极焊盘36位于源极焊盘32上方和下方。栅极焊盘42位于源极焊盘32的右侧和左侧。参见图4C，其示出了单个GaNHEMT单元。漏极指状物38位于单元的边缘附近。源极指状物34位于单元的中间。栅极指状物44位于源极指状物34的右侧和左侧。现在参见图5A–图5B，其示出了晶体管单元具体实施的触点的剖视图。在图5A中，示出了常规器件。通常，增加触点的尺寸是降低指状物的电阻的一种方式。到源极指状物46的通道的源极欧姆触点48比漏极指状物50的漏极欧姆触点52更宽。这是因为源极指状物可在栅极指状物54上方以及源极触点上方延伸。漏极指状物50受漏极触点52的尺寸的限制。通过延伸漏极欧姆触点长度38，漏极指状物欧姆触点52的宽度可增加。利用较宽的漏极触点长度52，漏极指状物50的宽度可增加到与源极指状物46的宽度基本上相同或相同。基本上相同的宽度在尺寸上相似或基本上相同。通过非限制性示例，增加漏极指状物的长度的一种方式是串联连接两个HEMT单元，如图4A所示。由于在延伸的漏极金属的边缘处的高电位，增加漏极指状物的宽度可能需要更宽的漏极触点50。现在参见图5B，增加漏极触点以增加漏极区域的指状物50(参见图中的虚线箭头)，并且漏极触点52可加宽。该工艺限制了电流聚集。现在参见图6A和图6B，其示出了具有DSDBOA焊盘结构的半导体器件的具体实施，该DSDBOA焊盘结构具有到硅衬底的栅极通孔。DSDBOA焊盘58可通过通孔而被耦接到硅金属氧化物半导体场效应晶体管(MOSFET)器件。DSD器件58的栅极62连接到Si-MOSFET的衬底/源极64，以形成共源共栅器件56。形成共源共栅器件的这种组合为Si-MOSFET器件提供栅极。现在参见图7A，其示出了具有多源极BOA焊盘的半导体器件66的具体实施。当在晶体管的单元中使用较长指状物时，可实现该BOA结构。较短指状物可用于降低器件的导通电阻，但是较长指状物有助于使器件的纵横比更好。例如，如果由于受限制的金属厚度，所使用的最大指状物长度是1mm，则100mOhm器件的纵横比可高于3:1(并且50mOhm器件具有6:1的纵横比)，这不能用于实际制造。在该视图中，可看到具有多个单元70的第一金属层(M1)68，每个单元具有漏极指状物、源极指状物和栅极。器件66的第二金属层(M2)72和75具有带有开口74的第一漏极焊盘和带有开口76的多个隔离源极焊盘。第一漏极焊盘开口74耦接到M1层68的漏极指状物70，并且源极焊盘开口76耦接到M1层68的源极指状物70中的每个源极指状物。在各种具体实施中，多个单元70可包括第一组和第二组，该第二组具有长于第一组的长度。第一漏极焊盘开口74可耦接到具有较长长度的第二组漏极指状物。在各种具体实施中，在M2层上可存在第二漏极焊盘。该第二漏极焊盘不直接耦接到M1层，而是通过位于源极焊盘76之间的M2层上的漏极指状物78来将第二漏极焊盘连接到第一漏极焊盘。这些M2漏极指状物78可为非矩形的形状，以用于更好的电流扩散。多个隔离源极焊盘可在封装过程期间通过引线接合、夹片接合或本领域已知的任何合适的接合来耦接。现在参见图7B，其示出了器件的M2层72的自顶向下视图。第一漏极焊盘75、漏极指状物78和第二漏极焊盘80耦接在一起。源极焊盘77位于漏极指状物78之间。现在参见图8A–图8C，其示出了具有多源极焊盘的半导体器件的各种具体实施。参见图8A，其示出了具有九个源极焊盘84的半导体器件82。示出了具有第一长度的多个单元/指状物中的第一组86，以及具有第二长度的多个单元/指状物中的第二组88。第二长度88长于第一长度86。至少一个漏极焊盘91被定位在第二较长组的单元88上方。第二漏极焊盘92被定位成与至少一个漏极焊盘91相对，其在漏极焊盘92和91之间具有多个源极焊盘84。第二漏极焊盘92通过至少一个漏极总线94而被耦接到至少一个漏极焊盘91。漏极焊盘91和92通过漏极焊盘开口90而被耦接到单元/指状物88和86。栅极总线(隐藏在焊盘结构下方)位于多个源极焊盘84下方并且耦接到位于源极焊盘附近的栅极焊盘96。参见图8B，其示出了多源极焊盘金属布局98的具体实施。在该特定布局具体实施中，M1层被示为具有开放以用于进行接合的七个源极焊盘100、以及一个栅极焊盘102。参见图8C，其示出了半导体封装106的具体实施。多个源极焊盘108可通过引线110、夹片和本领域已知的任何类似的方法而被电耦接在一起。漏极焊盘112和栅极焊盘114可各自通过非限制性示例利用引线116和118、夹片和类似的方法来封装。现在参见图9A–图9C，示出了来自图8A的器件的放大视图。在图9A中，示出了至少一个漏极焊盘120的一部分、两个完全和两个部分源极焊盘122、第二漏极焊盘124的一部分、以及将第二漏极焊盘124耦接到漏极焊盘120的漏极总线126。在图9B中，示出了图9A的一部分的放大视图，其示出半导体器件82的多个指状物。在该视图中，器件的漏极指状物128是可见的。栅极130位于源极指状物132附近。参见图9C，其示出了另一个放大视图。在该视图中，示出了耦接至少一个漏极焊盘120和第二漏极焊盘124的漏极馈电部126。将开放的漏极焊盘120和源极焊盘122耦接到多个指状物88和86的触点136也是可见的。栅极总线138被示出为在源极焊盘122下方。现在参见图10A–图10C，其示出了具有BOA焊盘结构的常规半导体器件140。该器件具有交叉的源极指状物142和漏极指状物144。漏极焊盘146通过触点148而被耦接到漏极指状物144。源极焊盘150通过触点152而被耦接到源极指状物142。在该特定具体实施中，栅极焊盘154被定位在漏极焊盘146和源极焊盘150之间。在BOA设计的各种具体实施中，栅极焊盘可以除了图中所示的一个取向之外的其他取向位于源极焊盘附近的任何地方。如图10B所示，由于器件140的漏极区域的高电位，在源极指状物142和栅极156的边缘上存在高电场集中。如图10C所示，源极焊盘150可充当场板，以减轻源极指状物142或栅极156的边缘处的电场。现在参见图11A–图11C，其示出了具有半BOA设计的半导体器件158的具体实施。器件158具有第一层，该第一层具有交叉的漏极指状物160和源极指状物162。漏极焊盘164位于器件158的非有源区域上方并且通过单个触点166耦接到漏极指状物160。然而，在各种具体实施中，也可使用单个或多个通孔。源极焊盘168位于器件158的有源区域中。源极焊盘168通过触点170而被耦接到源极指状物162，该触点将每个源极指状物162电耦接到源极焊盘168。栅极焊盘172位于漏极焊盘164和源极焊盘168之间。栅极焊盘耦接到栅极总线174。参见图11C，其示出了器件158的具体实施的三维透视图。在该视图中，指状物160和162与焊盘164,168和172之间的金属间电介质(IMD)是可见的，并且源极焊盘168的一部分已被移除以示出结构。半BOA设计可涉及不太困难的制造工艺，因为当源极焊盘168充当场板时，IMD层可能更薄。该设计还可提供比非BOA器件更好的用于封装的焊盘布局以及更好的电流扩散，因为指状物可更薄且更短。利用这种设计，可在源极焊盘168上堆叠硅场效应晶体管(Si-FET)管芯/器件。该设计可允许比全BOA器件140复杂性更低且更可靠的IMD工艺。下表1示出与非BOA和全BOA结构两者相比的半BOA结构的优点。虽然由于电介质较薄，半BOA结构中的有源区域比全BOA结构的有源区域小，但IMD工艺较不复杂并且器件更可靠。非BOA半BOABOA有源区域～60％～70％～85％IMD<1um2um至3um>3um指状物尺寸约10um约5um2um至5umSiFET叠堆不可用合格合格夹片封装..合格合格表1现在参见图12A和图12B，其示出了半BOA半导体器件具体实施的可能布局。在图12A中，源极焊盘178位于漏极焊盘180和第二漏极焊盘182之间。栅极焊盘184被定位成与源极焊盘178相邻。参见图12B，该具体实施中的漏极焊盘180位于源极焊盘178和第二源极焊盘186之间。在该具体实施中，存在位于漏极焊盘180的任一侧上并且位于两个源极焊盘178和186之间的两个栅极焊盘。在图12A和图12B的两种具体实施中，漏极焊盘位于第一层的非有源区域上方。现在参见图13A–图13E，其示出了具有半BOA布局的半导体器件188的具体实施。漏极焊盘190位于器件的非有源区域上方，并且源极焊盘192和栅极焊盘194位于器件188的有源区域上方(同样参见图13E)。在图13B中，示出了来自图13A的区域的放大部分。示出了漏极指状物196附近的漏极焊盘190的底部。该区域的放大部分被示出于图13C中。漏极指状物196从漏极焊盘190延伸到源极焊盘192下方，如图13D所示。在图13C中，漏极指状物由欧姆金属、第一金属层和第二金属层形成。漏极指状物的位于源极焊盘下方的一部分可由欧姆金属和第一金属层形成。还示出了源极焊盘192的顶部。本领域的普通技术人员可使用本文件中公开的原理来设计用于半导体器件具体实施的各种制造方法。在各种具体实施中，半导体器件包括：具有第一多个指状物的第一单元和具有第二多个指状物的第二单元；耦接到第一多个指状物的第一漏极焊盘；耦接到第二多个指状物的第二漏极焊盘；耦接到第一多个指状物和第二多个指状物的源极焊盘；位于第一多个指状物和第二多个指状物之间的栅极总线；以及耦接到栅极总线的至少一个栅极焊盘。在各种具体实施中，该源极焊盘耦接到第二晶体管的衬底，从而形成共源共栅器件。在各种具体实施中，该第二晶体管是具有Si衬底的硅金属氧化物半导体场效应晶体管(Si-MOSFET)。在各种具体实施中，Si-MOSFET的Si衬底耦接到导电膜，并且导电膜耦接到Si-MOSFET的漏极。在各种具体实施中，栅极通孔用于将源极焊盘耦接到第二晶体管。在各种具体实施中，栅极总线和栅极焊盘被钝化层覆盖，并且源极焊盘和漏极焊盘通过钝化层开放。在各种具体实施中，半导体器件包括多个单元，每个单元包括至少一个漏极指状物、至少一个源极指状物、和至少一个栅极。该半导体器件包括至少一个漏极焊盘，多个源极焊盘，与多个单元耦接的栅极总线，以及耦接到该栅极总线的至少一个栅极焊盘。漏极焊盘耦接到多个单元中的每个单元的至少一个漏极指状物，并且多个源极焊盘中的每个源极焊盘耦接到多个单元中的每个单元的至少一个源极指状物。在各种具体实施中，多个单元包括具有第一长度的第一组和具有第二长度的第二组，该第二长度长于第一组的第一长度。在各种具体实施中，至少一个漏极焊盘被定位在具有第二长度的第二组单元上方。在各种具体实施中，第二漏极焊盘被定位成与在其间具有多个源极焊盘的至少一个漏极焊盘相对，第二漏极焊盘通过至少一个漏极总线而被耦接到至少一个漏极焊盘。在各种具体实施中，该栅极总线位于多个源极焊盘下方。在各种具体实施中，该多个源极焊盘在封装期间电耦接在一起。在各种具体实施中，该多个源极焊盘通过引线接合彼此耦接。在各种具体实施中，半导体器件包括漏极焊盘和多个漏极指状物之间的单个触点。在具有源极焊盘的半导体器件的各种具体实施中，源极焊盘仅位于第一金属层的有源区域中。在各种具体实施中，半导体器件包括第二源极焊盘，并且其中漏极焊盘位于源极焊盘和第二源极焊盘之间。在各种具体实施中，半导体器件包括第二漏极焊盘，并且其中源极焊盘位于漏极焊盘和第二漏极焊盘之间。在以上描述中提到具有上方接合有源焊盘结构的半导体器件的特定具体实施以及实施部件、子部件、方法和子方法的地方，应当易于显而易见的是，可在不脱离其实质的情况下作出多种修改，并且这些具体实施、实施部件、子部件、方法和子方法可应用于其他半导体器件。当前第1页1 2 3