集成磁通门器件的选择性图案化的制作方法

本申请涉及集成磁通门器件的制造。

背景技术：

磁通门器件通常包括磁芯结构和围绕磁芯盘绕的线圈构件。磁通门器件可以用于检测与磁芯结构相邻的环境中的磁通量的变化。已经尝试将磁通门器件与集成电路接合以适应各种工业应用。例如，与控制电路接合的磁通门器件可以适合作为用于马达控制系统中的电流测量器件，或者作为用于机器人系统中的位置感测器件。然而，这些解决方案通常实现成本高且操作复杂。

技术实现要素：

在所描述的示例中，一种方法包括形成蚀刻停止层、第一钛层、磁芯、第二钛层，以及图案化第一钛层和第二钛层。蚀刻停止层形成在衬底上方。第一钛层形成在蚀刻停止层上。磁芯形成在第一钛层上。第二钛层具有第一部分和第二部分，该第一部分与第一钛层封装磁芯，该第二部分在磁芯之外与第一钛层接合。第一钛层和第二钛层的图案化包括在磁芯区上方形成掩模，并使用钛蚀刻剂和氧化钛蚀刻剂蚀刻由掩模暴露出的第一钛层和第二钛层。

在另一个所描述的示例中，一种方法包括形成蚀刻停止层、第一钛层、磁芯、第二钛层，以及图案化第一钛层和第二钛层。蚀刻停止层形成在衬底上方。第一钛层形成在蚀刻停止层上。磁芯形成在第一钛层上，同时保持第一钛层不被蚀刻。第二钛层具有第一部分和第二部分，该第一部分与第一钛层封装磁芯，该第二部分在磁芯之外与第一钛层接合。第一钛层和第二钛层的图案化包括在磁芯区上方形成掩模，并使用钛蚀刻剂和氧化钛蚀刻剂蚀刻由掩模暴露出的第一钛层和第二钛层。第一钛层和第二钛层的图案化还包括监测与蚀刻停止层相关的气体浓度，并在检测到气体浓度达到预定阈值时终止蚀刻。

在又一个所描述的示例中，一种磁通门器件包括半导体衬底、蚀刻停止层、第一钛层、磁芯和第二钛层。蚀刻停止层位于半导体衬底上方。第一钛层位于蚀刻停止层上，并且第一钛层具有磁芯区。磁芯在第一钛层上位于磁芯区内。在磁芯区内，第二钛层与第一钛层封装磁芯。在磁芯区之外，第二钛层通过氧化钛层与第一钛层接合。

在进一步所描述的示例中，一种集成磁通门器件包括应力消除结构，用于减轻覆盖磁芯的两个或更多个封装层之间的热应力。有利地，该应力消除结构有助于防止磁通门器件的一个或多个拐角破裂，从而增加用于将磁通门与一个或多个控制电路集成在一起的所描述的制造工艺的总产率(yield)。

附图说明

图1示出了根据示例实施例的一方面的集成磁通门电路的横截面图。

图2A示出了根据示例实施例的一方面的用于制造集成磁通门电路的工艺的流程图。

图2B示出了根据示例实施例的一方面的用于形成应力消除层的工艺的流程图。

图2C示出了根据示例实施例的一方面的用于形成封装层的工艺的流程图。

图3A-图3J示出了根据示例实施例的一方面的制造工艺期间的集成磁通门电路的横截面图。

具体实施方式

在各图中的相同附图标记表示相同的元件。附图不按比例绘制。

在所描述的实施例中，一种磁通门器件可以使用低成本和高产率工艺来制造，该磁通门器件可以与一个或多个控制电路集成。在一个方面中，所描述的集成磁通门器件包括用于屏蔽磁通门的磁芯结构的第一封装层和用于使屏蔽的磁芯结构绝缘的第二封装层。第一封装层可以包括夹着磁芯结构的两层钛(Ti)金属。在磁芯结构的图案化工艺期间，在下部钛层上形成氧化钛(TiO)层。因此，TiO层接合在两个Ti层之间。在第一封装层的图案化工艺期间，TiO层可能导致两个Ti层的不均匀蚀刻。这种不均匀蚀刻会导致Ti层的分层，从而降低制造工艺的总产率(yield)。示例实施例提供一种蚀刻工艺以均匀地蚀刻掉暴露出的Ti-TiO-Ti堆叠，从而避免分层并保护磁芯结构的完整性。有利地，所描述的蚀刻工艺有助于防止磁通门器件的一个或多个拐角短路或损坏，从而提高用于将磁通门器件与一个或多个控制电路集成在一起的制造工艺的总产率。

图1示出根据示例实施例的一个方面的集成磁通门电路100的横截面图。集成磁通门电路100包括电路110和与电路110集成在一起的磁通门器件120，以形成单个集成电路管芯。根据示例实施例的一方面，电路110包括与磁通门器件120耦合的一个或多个控制电路。因此，电路110可用于控制磁通门器件120的操作。例如，电路110可以校准磁通门器件120并且从磁通门器件120接收一个或多个电流信号。基于接收的电流信号，电路110可以通过确定与接收的电流信号相关联的磁通量的变化来感测运动或位置。电路110可以是具有两个或更多个晶体管的集成电路，这些晶体管形成在衬底上并通过一个或多个互连布线层连接。在一种示例实施方式中，电路110形成在衬底101上，衬底101包括半导体材料(例如，硅)。电路110包括形成在衬底101上的第一晶体管103和第二晶体管104。

第一晶体管103形成在第一有源区105上，而第二晶体管104形成在第二有源区106上。第一晶体管103可以是p沟道器件，因为第一有源区105包括n阱112和形成在n阱112中的一对p掺杂区113。p掺杂区113用作第一晶体管103的漏极端子和源极端子，每个端子都被耦合到互连布线层108。第一晶体管103包括栅极结构115，栅极结构115限定p掺杂区113之间的沟道区。栅极结构115也耦合到互连布线层108。

第二晶体管104可以是n沟道器件，因为第二有源区106是衬底101的一部分，其可以包括p掺杂材料。第二有源区106通过场氧化物元件102与第一有源区分开，场氧化物元件102通常位于浅沟槽隔离区中。第二有源区106可以包括一对n掺杂区114，该对n掺杂区114用作第二晶体管104的漏极端子和源极端子。每个n掺杂区114耦合到互连布线层108。第二晶体管104包括栅极结构116，栅极结构116限定n掺杂区114之间的沟道区。栅极结构116也耦合到互连布线层108。

尽管图1示出了具有以特定方式布置的有源区的两种特定类型的晶体管，电路110也可以包括以不同有源区布置为特征的其他类型的晶体管。在一个示例实施方式中，电路110可以在高电压条件下操作。因此，电路110可以包括横向扩散金属氧化物半导体(LDMOS)晶体管，其在一些布置中可以包括围绕一个或多个有源区的深沟槽结构。在另一示例实施方式中，可以使用Bi-CMOS技术来制造电路110。因此，电路110可以包括CMOS晶体管和双极结晶体管。

互连布线层108被若干层间介电(ILD)层107分开。根据电路110的复杂性，互连布线层108的数量可以变化。此外，互连布线层108包括顶部互连层109，顶部互连层109位于磁通门器件120正下方并连接到磁通门器件120。互连布线层108可以包括多晶硅和/或导电材料(例如，铜和铝)。互连布线层108使用一个或多个通孔结构连接，所述通孔结构可以填充有例如钨的导电材料。

顶部互连层109包括一种或多种金属材料，例如铜和铝。顶部互连层109可以通过第一磁通门金属层122和器件间通孔121耦合到磁通门器件120。磁通门器件120形成在互连布线层108和顶部互连层109上方。通常，磁通门器件120包括一组下线圈构件125、一组上线圈构件126和磁芯结构130。

下线圈构件125可以使用与第一磁通门金属层122相同的工艺来形成，而上线圈构件126可以使用与第二磁通门金属层124相同的工艺来形成。第二磁通门金属层124可以通过磁通门内通孔123连接到第一磁通门金属层122。磁通门器件120可以包括一个或多个蚀刻停止层以在磁通门器件120的制造工艺期间保护电路110。在一种示例实施方式中，磁通门器件120包括形成在ILD层107上方的第一蚀刻停止层151、形成在第一蚀刻停止层152上的介电层152，以及形成在介电层152上的第二蚀刻停止层153。层151、层152和层153中的每一个也可以作为绝缘层，用于使磁通门器件120与电路110绝缘。第一蚀刻停止层151和二蚀刻停止层153可以包括氮化物材料，例如氮化硅。介电层152可以包括氧化物材料，例如氧化硅。

磁芯结构130形成在顶部互连金属层109上方，并且因此限定了在顶部互连金属层109上方突出的平台。磁芯结构130包括与多个绝缘层133交错的多个磁性层132。在一种实施方式中，每个磁性层132可以包括钴合金。在另一种实施方式中，每个磁性层132包括镍铁(NiFe)合金。更具体地，每个磁性层132可以包括约80％镍与20％铁的重量比。例如，磁性层132可以包括82％重量的镍和18％重量的铁。并且每个磁性层132可以具有的厚度。绝缘层133用于使磁性层132彼此绝缘。在一种实施方式中，每个绝缘层133包括氮化铝(AlN)材料。并且每个绝缘层133可以具有的厚度。

磁芯结构130由第一封装层136和第二封装层138保护。第一封装层136具有底部部分，用作创建磁芯结构130的种子层/籽晶层(seed layer)。第一封装层136的底部部分通过例如层151、层152和层153的绝缘层与顶部互连金属层122绝缘。第一封装层136还包括顶部部分以覆盖并保护磁芯结构130。第一封装层136限定了用于定位磁芯结构130的磁芯区170。第一封装层136包括金属材料，该金属材料适于在其上创建磁芯结构130并用于保护其下的磁芯结构130免受各种类型的工艺应力。在一种示例实施方式中，第一封装层136包括钛(Ti)金属，该Ti金属具有相对高的热膨胀系数(例如，为大约8.6×10E-6m/K)。

由于Ti金属的氧化，第一封装层136包括在第一封装层136的顶部部分和底部部分之间的氧化钛(TiO)层160界面。在图案化和蚀刻顶部Ti层和底部Ti层及中间TiO层160之后形成第一封装层136。示例实施例引入蚀刻工艺以沿着第一封装层136的外围保持Ti-TiO-Ti堆叠(即第一封装层136的底部拐角边缘)的完整性。结合图2C和图3C-3F描述该蚀刻工艺的更多细节。所描述的蚀刻工艺有助于防止第一封装层136的拐角周围的分层，这允许磁芯结构130被适当地屏蔽和保护。用于制造集成磁通门电路100的半导体晶片被示出为在实现所描述的蚀刻工艺的情况下具有高产率。

第二封装层138保护并隔绝第一封装层136。第二封装层138包括覆盖第一封装层136的顶部部分。第二封装层138还包括底部部分，第一封装层136形成在该底部部分上。在一种示例实施方式中，第二封装层138的底部部分可以是第二蚀刻停止层153。在另一示例实施方式中，第二封装层138的底部部分可以包括形成在第二蚀刻停止层153和第一封装层136的底部部分之间的绝缘层(未示出)。第二封装层138包括适合于使第一封装层136绝缘并保护第一封装层136免受一个或多个蚀刻工艺影响的材料。在一种示例实施方式中，第二封装层138包括氮化物材料(例如，氮化硅)，当与第一封装层136的热膨胀系数相比时，该氮化物材料具有相对低的热膨胀系数(例如，范围从1.47×10E-6m/K到3.7×10E-6m/K)。

由于第一封装层136和第二封装层138之间的热膨胀系数的差异，当在制造工艺期间发生实质性的温度变化时，这两个层可能经历显著的热机械应力。例如，这两层中的一层可能以比另一层高得多的速率膨胀或收缩。作为这种热机械应力的结果，集成磁通门电路100可能经历沿着围绕磁芯结构130的底部拐角的裂缝线137的开裂。这些裂缝线137的严重性取决于几个因素。一个因素包括磁芯结构130的纵向尺寸(L)。通常，磁芯结构130的纵向尺寸(L)可以被理解为磁芯结构130的纵向长度或纵向宽度中较大的一个。在一种示例实施方式中，磁芯结构130可以具有100μm的纵向宽度、1450μm的纵向长度及1.73μm的厚度。于是，磁芯结构130的纵向尺寸(L)可以是1450μm。

磁芯结构130的相对大的纵向尺寸(L)产生了没有在常规集成电路中出现的特定问题。该相对大的纵向尺寸(L)加重了第一封装层136和第二封装层138之间的热机械应力。例如，第二封装层138可能在高温(例如，400℃)下形成，并在集成磁通门电路100经历下一个工艺步骤之前，制造工艺可能涉及实质冷却。该实质冷却可归因于工艺室的切换、晶片的运输和/或处理工具准备时间。在任何情况下，实质冷却的范围可能从150℃降温到超过200℃降温。

工艺温度的这种实质性下降导致第一封装层136以与第二封装层138显著不同的速度收缩。在第一封装层136包括钛材料并且第二封装层138包括氮化物材料的情况下，在实质冷却发生时，第一封装层136将以比第二封装层138更快的速度收缩。结果，第一封装层136和第二封装层138将经历在它们之间生效(assert)的热机械应力。特别是当磁芯结构130包括具有比第一密封层136更高的热膨胀系数的材料(例如，NiFe)时，这种热机械应力被提高。当热机械应力足够高时，第一封装层136和第二封装层138可能沿着裂缝线137破裂。这些裂缝线137可能向下延伸到电路110，这可能影响互连布线层108的结构完整性。

示例实施例提供了用于减轻第一封装层136和第二封装层138之间的热机械应力的经济高效的解决方案，以及用于保护和/或隔绝磁芯结构130的任何其他结构。所描述的解决方案包括形成在第二封装层138上方的应力消除结构。根据该解决方案的一个方面，所描述的应力消除结构的热膨胀系数低于第二封装层138的热膨胀系数。根据该解决方案的另一个方面，所描述的应力消除结构覆盖第二封装层138，并且其厚度在与第二封装层138的厚度相同的量级内。根据该解决方案的又一方面，所描述的应力消除结构在形成第二封装层138之后不久形成，并在与形成第二封装层138相似的温度范围内形成。为此，在形成第二封装层138之后，在没有对第二封装层138的实质冷却的情况下形成所描述的应力消除结构。

在一种示例实施方式中，所描述的应力消除结构包括形成在第二封装层138上方的氧化物层140。通常，氧化物层140可以具有约5.6×10E-7m/K的热膨胀系数，其低于第二封装层138的热膨胀系数。氧化物层140包括氧化物厚度(例如，143，或143与145的组合)，其足以减轻第一封装层136和第二封装层138之间的热机械应力(下文称为“热应力”)。在形成第二封装层138之后，可以在没有实质冷却的情况下形成整个氧化物层140。可替代地，可以在没有实质冷却的情况下形成氧化物层140的下部部分(例如，第一氧化物层142)，同时可以在有实质冷却的情况下形成氧化物层140的上部部分(例如，第二氧化物层144)。

为了避免第二封装层138的实质冷却，可以使用形成第二封装层138的相同工具来形成氧化物层140。例如，等离子体增强化学气相沉积(PECVD)工具可以用于在沉积第二封装层138之后不久沉积氧化物层140。为了有效地保护封装层(例如，136和/或138)免于围绕磁芯结构130破裂，氧化物层130可以具有足以减轻封装层之间的热应力的最小厚度143。在一种实施方式中，氧化物层140的最小厚度143可以基于与磁芯结构130的纵向尺寸(L)相关联的热应力的应力比。因此，根据示例实施例的该方面，最小氧化物厚度143与应力比相关联。更具体地，最小氧化物厚度143可以与应力比成正比。因此，应力比越高，最小氧化物厚度143越大。应力比可以由封装厚度(例如，第一封装厚度134和第二封装厚度)、纵向尺寸(L)以及与磁芯结构130对应的各个封装层的热膨胀系数来限定。

例如，在第二封装层138包括具有封装厚度135的氮化物材料的情况下，氧化物层140的最小氧化物厚度143可以是封装厚度135的至少85％。更具体地，在第二封装层138包括厚度为的氮化硅的情况下，氧化物层140的最小氧化物厚度143可以是或更大，以保持无裂缝的封装层(例如，136或138)。

为了简化制造工艺，形成第二封装层138和氧化物层140的工艺时间可以大致相同，以避免第二封装层138的实质冷却，同时允许创建最小氧化物厚度143。这种工艺时间分配可以导致第二封装层138与第一氧化物层142(例如，氧化物层140的下部部分)之间的相对均匀的厚度分布。为了进一步增强第一氧化物层142，可以在第一氧化物层142的顶部上形成第二氧化物层144(例如，氧化物层140的上部部分)。因为第一氧化物层142可能对封装层(例如，第一封装层136和第二封装层138)提供足够量的热应力消除，第二氧化物层144可以在封装层经历实质冷却之后形成。因此，第二氧化物层144可以用与形成第二封装层138的工艺工具不同的工艺工具形成。此外，第二氧化物层144除了包括第一氧化物厚度(即最小氧化物厚度)143之外还可以包括第二氧化物厚度145。

在一种实施方式中，第一氧化物层142可以包含由硅烷(SiH4)前体形成的第一氧化硅材料。第一氧化物层142通常与由磁芯结构130限定的平台轮廓共形，因为硅烷基氧化硅通常具有良好的均匀性。第二氧化物层144可以包括由原硅酸四乙酯(TEOS)前体形成的第二氧化硅材料，并且第二氧化物层144位于第一氧化物层142上方。在平坦化工艺之后，第二氧化物层144通常与衬底101的表面共形。然后，在氧化物层140上方形成钝化层154，以保护下方的电路系统。钝化层154限定一个或多个开口，以便沉积一个或多个键合焊盘155。

图2A示出了根据示例实施例的一个方面用于制造集成磁通门电路的工艺200的流程图。工艺200可以从步骤210开始，该步骤包括形成具有在衬底(例如，衬底101)上创建的有源区(例如，有源区105和106)的电路(例如，电路110)。步骤210还包括形成位于有源区上方的金属层(例如，互连布线层108和顶部互连层109)，以便互连在其下方形成的晶体管(例如，PMOS 103和NMOS104)。

步骤212包括在金属层上方形成底部线圈构件(例如，底部线圈构件125)。步骤214包括在金属层上方形成边缘停止层(例如，第二边缘停止层153)。步骤216包括在边缘停止层上形成种子层/籽晶层(seed layer)。图3A示出了当执行步骤216时的集成磁通门器件(例如，120)的横截面图。使用靶材来执行种子层沉积310以形成种子层312。在一种实施方式中，种子层沉积310包括物理气相沉积，其可以使用钛作为靶材来进行等离子体增强(即PEPVD)。因此，在第二蚀刻停止层153上形成钛(Ti)种子层312，并且种子层312可以导致的厚度。Ti种子层312是第一钛层，其被保持不被蚀刻直到在形成第二钛层之后(参见例如图3B-图3E)。

接下来，工艺200进行到步骤218，该步骤包括在种子层312上和金属层(例如，互连布线层108和顶部互连层109)上方形成芯结构(例如，磁芯结构130)。图3B-图3C示出了当执行步骤218时的集成磁通门器件(例如，120)的横截面图。参照图3B，执行磁芯沉积工艺320以沉积交错的磁性层和绝缘层。磁芯沉积工艺320包括交替进行磁性层(例如，132)的物理气相沉积和绝缘层(例如，133)的化学气相沉积。每个磁性层可以包括镍铁合金，其具有约82％的镍与18％的铁的重量比以及的平均厚度。虽然可以使用其他重量比，但该特定重量比提供高渗透性和高灵敏度，并且它还降低了磁通门器件(例如，120)的饱和磁化强度和工作电流。此外，该特定重量比可以降低矫顽力和磁致伸缩，这导致较低的噪声量。每个绝缘层可以包括平均厚度为的氮化铝复合物。绝缘层为磁性层提供层压/叠层(lamination)。该层压特征防止磁性随着芯结构的厚度增加而劣化。此外，该层压特征减少了操作期间的涡流损耗。在一种实施方式中，物理气相沉积和化学气相沉积可以是等离子体增强的。磁芯沉积工艺320的结果是形成磁芯层322。

参照图3C，执行磁芯图案化工艺330以细化磁芯结构130的水平(或平面)尺寸，使得磁芯结构位于磁芯区170内。光刻工艺的结果是光刻胶掩模332被形成在磁芯层322上与磁芯区170重叠。磁芯图案化工艺330包括蚀刻掉没有在光刻胶掩模332下受到保护的一部分磁芯层322。蚀刻的结果是形成磁芯结构130。在一种示例实施方式中，该蚀刻工艺可以是使用稀酸(例如磷酸、柠檬酸和/或硝酸)的湿法蚀刻。该湿法蚀刻是各向同性的和选择性的。因此，可以在钛种子层312处停止该湿法蚀刻。

在形成磁芯结构130之后，步骤218包括灰化工艺335以去除光刻胶掩模332，如图3D所示。灰化工艺335可以将热氧引入工艺室。因此，氧化钛(TiO)层160被直接形成在钛(Ti)种子层(即第一Ti层)312的顶部上。在磁芯图案化工艺330和灰化工艺335期间保持Ti种子层312不被蚀刻。

接下来，工艺200进行到步骤220，该步骤包括形成覆盖芯结构(例如，130)的第一封装层(例如，136)。图3E-图3F示出了当执行步骤220时集成磁通门器件(例如，120)的横截面图。根据示例实施例的一个方面，步骤220可以由图2C所示的工艺240来实现，并与图3E-图3F的图示一致。工艺240开始于步骤242，该步骤涉及形成第二钛层342，如图3E所示。在步骤242期间，执行钛沉积340以沉积第二钛层342，该第二钛层形成第一封装层(例如，136)的顶部部分。在一种实施方式中，钛沉积340包括物理气相沉积，其可以使用钛作为靶材来进行等离子体增强(即PEPVD)。第二钛层342可以导致的厚度。通过在其间形成氧化钛层160，第二钛层342与第一钛层(即种子层)312键合以形成第一封装层(例如，136)。更具体地，第二钛层342包括第一部分和第二部分。第一部分与第一钛层312封装磁芯结构130。第二部分在磁芯区170之外与第一钛层312接合。

在完成步骤241后，工艺240进行到步骤244，该步骤涉及在磁芯区上方形成掩模。参照图3F，掩模352被形成在磁芯区170上方并且在第二钛层342的顶部上。

掩模352可以是包括碳基材料的光刻胶掩模。在形成掩模352之后，工艺240进行到步骤246，该步骤涉及使用钛蚀刻剂和氧化钛蚀刻剂蚀刻由掩模暴露出的第一钛层和第二钛层。再次参照图3F，执行蚀刻工艺350以细化第一封装层136的水平(或平面)尺寸。

根据示例实施例的一个方面，蚀刻工艺350可以是使用由钛蚀刻剂和氧化钛蚀刻剂形成的等离子体的干法蚀刻。例如，蚀刻工艺350可以是在RIE腔室内执行的反应离子蚀刻(RIE)。蚀刻工艺350去除第一封装层136的底部拐角边缘周围和磁芯区170的外部的钛基金属和金属氧化物的堆叠(即Ti-TiO-Ti堆叠)。为了防止磁芯结构130的腐蚀和Ti-TiO-Ti堆叠的分层，以高蚀刻速率并以均匀的方式执行蚀刻工艺350。可以使用常规钛蚀刻剂来蚀刻氧化钛层160，尽管这些常规钛蚀刻剂在被施加到氧化钛材料上时的蚀刻速率通常低于将它们施加到钛材料上时的蚀刻速率。因此，常规钛蚀刻剂可能在Ti-TiO-Ti堆叠上引入不均匀的蚀刻，并且它们也可能降低整体蚀刻速率。

蚀刻工艺350利用钛蚀刻剂和氧化钛蚀刻剂两者来促进均匀蚀刻，这可以以高蚀刻速率执行。钛蚀刻剂包括以高速率去除钛的第一复合物。在一种示例实施方式中，钛蚀刻剂还可以包括氯气(Cl2)以形成Cl2等离子体356。钛蚀刻剂还包括第二复合物，该第二复合物在去除钛的同时与掩模352一起形成保护侧壁。保护侧壁有助于防止磁芯结构130的腐蚀。在一种示例实施方式中，钛蚀刻剂可以包括三氯化硼(BCl3)气体以形成BCl3等离子体357。在蚀刻工艺350期间，BCl3等离子体357中的硼颗粒形成横向围绕磁芯结构130的外部的硼-碳聚合物(BCP)侧壁354。BCP侧壁354保护第一封装层136和磁芯结构130免受横向蚀刻。更具体地，BCP侧壁354保护第二钛层342的第一部分(即在磁芯区170的内部)，而第二钛层342的第二部分(即在磁芯区170的外部)被蚀刻。

蚀刻工艺350采用BCl3等离子体357与Cl2等离子体356的钛蚀刻剂比率，以便促进均匀蚀刻并保持磁芯结构130和第一封装层136的完整性。在一种示例实施方式中，钛蚀刻剂比率的范围是从三分之二(2/3)到二(2)。在另一种示例实施方式中，钛蚀刻剂比率等于或大于二(2)。钛蚀刻剂比率可以通过控制BCl3气体的70标准立方厘米每分钟(sccm)的入流流量(inflow)和Cl2气体的35sccm的入流流量来实现。取决于蚀刻工艺350的条件，70-sccm-BCl3与35-sccm-Cl2气体入流流量比可以通过分数(例如，14sccm与7sccm)或乘数(例如，140sccm与70sccm)来修改。

所描述的钛蚀刻剂比率的范围允许降低蚀刻工艺350的偏置电压(VBIAS)，以便减少Ti-TiO-Ti堆叠的物理蚀刻的量。通常，偏置电压可以被施加到体现集成磁通门电路100的晶片上。偏置电压促进到晶片表面上的离子轰击，从而促进Ti-TiO-Ti堆叠的物理蚀刻。此外，物理蚀刻可以延伸到蚀刻停止层153，因为与化学蚀刻不同，物理蚀刻是非选择性的。蚀刻工艺350通常是终点驱动的(end point driven)并且基于从蚀刻停止层153释放的化学物质的检测。在Ti-TiO-Ti堆叠的一些部分仍未被蚀刻的情况下，蚀刻停止层153的蚀刻可能是过早的(premature)。此外，蚀刻停止层153的过早蚀刻可能使得进一步的工艺不能依赖于具有足够厚度的蚀刻停止层153来保护下面的电路110(如图1所示)。通过减少物理蚀刻的量，蚀刻工艺350可以保持Ti-TiO-Ti堆叠的相对高的化学蚀刻速率，同时防止(A)下面的蚀刻停止层153被过度蚀刻并防止(B)过早检测到蚀刻停止终点。

此外，通过减少物理蚀刻的量，可以遍及Ti-TiO-Ti堆叠更均匀地且更温和地执行蚀刻工艺350。有利地，Ti-TiO-Ti堆叠的均匀且温和的蚀刻防止了第一封装层136的分层，这进而保护了磁芯结构130的完整性。氧化钛蚀刻剂可用于补偿物理蚀刻的减少。氧化钛蚀刻剂还补充钛蚀刻剂(例如，Cl2等离子体356和BCl3等离子体357)以提高氧化钛层160的蚀刻速率。在一种示例实施方式中，氧化钛蚀刻剂可以包括三氟甲烷(CHF3)气体以形成CHF3等离子体358。在氧化钛蚀刻剂的帮助下，可以与第一钛层312和第二钛层342以大致相同的速率蚀刻氧化钛层160。遍及Ti-TiO-Ti堆叠的相对均匀的蚀刻速率允许氧化钛层160的蚀刻前沿与第一钛层312和第二钛层314保持在近距离范围内。因此，遍及Ti-TiO-Ti堆叠的相对均匀的蚀刻速率防止了任何一个堆叠层分层。

在应用所描述的钛蚀刻剂比率范围并且采用CHF3等离子体358的情况下，偏置电压(VBIAS)可以从其常用范围120V-150V降低。在一种示例实施方式中，偏置电压可以小于120V。在另一种示例实施方式中，偏置电压可以小于100V。在另一种示例实施方式中，偏置电压可以是75V。

再次参照图2C，步骤248可以在步骤246开始后执行或与步骤246同时执行。步骤248涉及监测与蚀刻停止层(例如153)相关的气体浓度。该监测可以连续执行或定期执行。在蚀刻停止层153包括氮化物材料的实施方式中，可以通过监测与蚀刻停止层153的蚀刻相关的氮化物波长来执行步骤248。在步骤250中，基于步骤248的监测结果来确定是否检测到蚀刻停止终点。当气体浓度达到预定阈值时，达到蚀刻停止终点。如果未检测到蚀刻停止终点，则工艺240可以连续执行步骤246和步骤248。如果检测到蚀刻停止终点，则工艺240将进行到步骤252，该步骤涉及终止工艺240。这也结束了工艺200的步骤220，其最终结果如图3F所示。随后，通过用氧气灰化来去除掩模352，这有助于防止磁芯结构130的分层。

在完成第一封装层136的形成后，工艺200进行到步骤221，该步骤包括对磁芯结构130执行场退火(field annealing)。在现场退火工艺期间，磁芯结构130被置于永磁体下方，在370℃左右的温度下处理约60分钟。该永磁体具有相当大的重量(例如，4吨)，使得场退火工艺可以帮助提高磁性对准工艺，以在集成磁通门电路100形成于其上的晶片上得到更好的均匀性。

接下来，工艺200进行到步骤222，该步骤包括形成覆盖第一封装层(例如，136)并且在芯结构(例如，130)上方的第二封装层(例如，138)。图3G示出了当执行步骤222时的集成磁通门器件(例如，120)的横截面图。执行第二封装层沉积360以沉积第二封装层138。在一种实施方式中，第二封装层沉积360包括使用化学气相沉积(CVD)工具，其可以是等离子体增强的(即PECVD)。在第一CVD温度约为400℃的腔室中使用硅烷(SiH4)和氮(N)作为前体来执行沉积360。在第一沉积持续时间之后，第二封装层138包括氮化硅(SiN)材料，该SiN材料可以具有的厚度。尽管第二封装层138可以进一步被形成以具有更大的厚度，但是在某些情况下避免这样做是有利的。这是因为沉积氮化硅层通常是昂贵的并且难以控制。并且延长的氮化硅沉积可能产生更多可能影响磁通门器件120的功能的聚合物副产物。在沉积360期间，第二封装层138可以与第二蚀刻停止层153键合以形成单个封装结构，用于隔绝和保护第一封装层136内部的磁芯结构130。

在执行第二封装层沉积360之后，将包含集成磁通门电路100的晶片转移到另一个腔室，同时CVD工具正准备用于氧化物沉积。为了使第一封装层136和第二封装层138之间生效的热应力或通过磁芯结构130生效的(asserted)热应力最小化，在沉积氧化物层(例如，140)之前，可以将晶片保持在第一CVD温度附近。因此，晶片可以被保持在基本上不低于第一CVD温度的预CVD(pre-CVD)温度。在一种示例实施方式中，该预CVD温度可以被保持为不低于250℃，其中第一CVD温度在400℃左右。

在步骤224中，在第二封装层138上方形成氧化物层(例如，142和/或144)，以减轻第一封装层136和第二封装层138之间的热应力。根据示例实施例的一个方面，氧化物层具有足以减轻第一封装层136和第二封装层138之间的热应力的氧化物厚度(例如，143，或者143与145的组合)。可以使用与第二封装层138相同的CVD工具并使用硅烷(SiH4)前体来沉积氧化物层。可以在第一CVD温度下或在接近第一CVD温度的第二CVD温度下执行氧化物层沉积。例如，在第一CVD温度为大约400℃(即±10℃)的情况下，第二CVD温度可以为大约350℃(即±10℃)。

尽管氧化物层140可以具有比第二封装层138更大的厚度，但是在使用如在第二封装层沉积360中的相同CVD工具的第一氧化物层沉积工艺期间仅追求最小氧化物厚度(例如，143)可能是有益的，因为在随后的沉积工艺期间可以形成第二氧化物厚度145。延迟第二氧化物沉积(即随后的CVD工艺)能够将整个制造工艺流简化。

为此，形成第二封装层138和第一氧化物层142的工艺持续时间可以基本上彼此相等。可替代地，用于形成第二封装层138的工艺持续时间可以大于用于形成第一氧化物层142的工艺持续时间。在任何一种情况下，这种背靠背(back-to-back)沉积工艺都防止第二封装层138的实质冷却，同时允许形成最小氧化物厚度143。该工艺布置可以导致第二封装层138和第一氧化物层142之间的相对类似的厚度分布。

因此，可以执行步骤224以在一个沉积工艺期间沉积单层氧化物或在多个沉积工艺期间沉积多层氧化物。对于第二种情况，可以根据如图2B所示的工艺230来实施步骤224。工艺230在步骤232开始，该步骤包括在形成第二封装层138之后利用硅烷前体形成第一氧化硅层142。图3H示出了当执行步骤232时集成磁通门器件(例如，120)的横截面图。执行第一氧化物层沉积370以沉积第一氧化物层142。在一种实施方式中，第一氧化物层沉积370包括使用与第二封装层沉积360相同的化学气相沉积(CVD)工具，该工具可以是等离子体增强的(即PECVD)。沉积370在第二CVD温度的腔室中进行，第二CVD温度可以与第一CVD温度相同或接近。例如，在第一CVD温度为约400℃左右(即±10℃)时，第二CVD温度可以为约350℃(即±10℃)或更高。

沉积370使用硅烷(SiH4)和氧(O)作为前体。因此，第一氧化物层142包括具有最小氧化物厚度143的氧化硅材料。第一氧化物层142的第二沉积持续时间可以与第二封装层沉积360的第一沉积持续时间基本上相同或者更小。因为由硅烷前体形成的氧化硅通常具有良好的均匀性，所以第一氧化硅层142与磁芯结构130的轮廓共形。根据示例实施例的一个方面，在第二封装层138具有大约的厚度的情况下，最小氧化物厚度143可以是尽管沉积370可以进一步将氧化硅层形成为更大的厚度，但是在某些情况下避免这样做是有利的。这是因为如图3G所示的第二封装层沉积360使用与第一氧化物层沉积370相同的沉积工具。通过将氧化硅生长延迟到稍后的时间，整个制造工艺可以被简化，因为沉积360和沉积370可以轮流共用相同的沉积工具以防止沉积层(即130、136和138)的实质冷却。有利地，沉积360和沉积370的布置允许集成磁通门电路100在磁芯结构130的拐角周围是基本上无裂缝的。

在可替代的实施方式中，原硅酸四乙酯(TEOS)前体可被用于沉积370中以形成第一氧化物层142。然而，由TEOS前体形成的氧化硅层通常具有比由硅烷前体形成的氧化硅层更低的均匀性。因此，基于TEOS的氧化硅层可能与磁芯结构130的轮廓共形或不共形。在基于TEOS的氧化硅层不能很好地与磁芯结构130的轮廓共形的情况下，基于TEOS的氧化硅层在执行其应力消除功能方面可能不太有效。因此，更优选使用在基于硅烷的氧化硅的顶部生长的基于TEOS的氧化硅。

在执行步骤232之后，工艺230进行到步骤234，该步骤包括在形成第一氧化硅层142之后用原硅酸四乙酯(TEOS)前体形成第二氧化硅层144。因为第一氧化硅层142作为应力消除结构已经就位，所以集成磁通门电路100可以经受实质冷却而不会在磁芯结构130的拐角处遭受任何裂缝。图3I示出了当执行步骤234时集成磁通门器件(例如，120)的横截面图。执行第二氧化物层沉积380以沉积第二氧化物层144。在一种实施方式中，第二氧化物层沉积380包括使用与第二封装层沉积360相同的化学气相沉积(CVD)工具，该工具可以是等离子体增强的(即PECVD)。在另一种实施方式中，第二氧化物层沉积380包括使用不同的CVD工具，该工具也可以是等离子体增强的。沉积380应用TEOS前体，使得第二氧化物层144可以与磁芯结构130的轮廓共形或不共形。为了准备进一步的制造工艺，第二氧化物层144被平坦化以具有与衬底107的表面共形的顶表面。

在可获得多个沉积工具的替代工艺流程中，一个晶片的氧化物沉积可以与不同晶片的第二封装层沉积360同时进行。该氧化物沉积可能花费比第二封装层沉积360更长的持续时间。这允许在第二封装层138上方形成单个氧化物层140。参考图3J，根据在其中执行步骤224以形成单个氧化物层140的工艺示出了集成磁通门器件(例如，120)的横截面图。执行单一氧化物层沉积390以沉积单个氧化物层140。在一种实施方式中，氧化物层沉积390包括使用化学气相沉积(CVD)工具，其可以是等离子体增强的(即PECVD)。在第二CVD温度的腔室中进行所述沉积390，第二CVD温度可以与第一CVD温度相同或接近。例如，在第一CVD温度为大约400℃(即±10℃)时，第二CVD温度可以为大约350℃(即±10℃)或更高。

沉积390使用硅烷(SiH4)和氧(O)作为前体。因此，氧化物层140包括氧化硅材料，该氧化硅材料具有大于最小氧化物厚度143的单一氧化物厚度。在一种实施方式中，该单一氧化物厚度可以是如图1所示的第一氧化物厚度143和第二氧化物厚度145的总和。例如，在第二封装层138具有大约的厚度的情况下，该单一氧化物厚度可以大于因为由硅烷前体形成的氧化硅通常具有良好的均匀性，所以单个氧化硅层140在形成磁芯结构130后与磁芯结构130的轮廓共形。然而，与图3I所示的第二氧化物层144类似，可以执行平坦化工艺以将单个氧化物层140的顶表面平坦化。因此，平坦化的单个氧化物层140的顶表面与衬底107的表面共形。

在执行步骤224之后，工艺200进行到步骤226，该步骤包括在第二封装层138上方和氧化物层140中形成顶部线圈构件(例如，顶部线圈构件126)。

根据本说明书，术语“配置为”描述一个或多个有形非瞬态组件的结构和功能特征。例如，术语“配置为”可以具有被设计或专用于执行特定功能的特定配置。例如，如果器件包括能够被实现、激活或供电以执行某些功能的有形非瞬态组件，则这样的器件被“配置为”执行这些功能。术语“配置为”可以包含可配置性，但是不限于这种狭窄的定义。因此，当用于描述器件时，术语“配置为”不要求所描述的设备在任何给定的时间点是可配置的。

在本文中可能仅关于几种实施方式中的一个来描述特定特征，但是这样的特征可以与其他实施方式的一个或多个其他特征组合，这对于任何给定或特定应用可能是期望的和有利的。

在本说明书中在独立的实施例的背景下描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的背景下描述的各种特征也可以在多个实施例中独立地实施或以任何合适的子组合形式来实施。此外，尽管上文描述的特征可以在某些组合中起作用，但是在一些情况下组合中的一个或多个特征可以从组合中去除，并且组合可能涉及子组合或子组合的变体。

类似地，虽然在图中以特定顺序描绘了一些操作，但是这些操作不需要以所示的特定顺序执行或按顺序执行，并且不需要执行所有示出的操作，以得到期望的结果，除非这样的顺序被限定。在某些情况下，多任务处理和并行处理可能是有利的。此外，在上文描述的实施例中的各种系统组件的分离并不是在所有实施例中都需要这种分离。

在所描述的实施例中，有可能进行修改，并且在权利要求的范围内，其他实施例也是可能的。