半导体装置的制作方法

本发明涉及半导体装置。

背景技术

以往，已知有将igbt(insulatedgatebipolartransistor：绝缘栅型双极晶体管)等晶体管、fwd(freewheelingdiode：续流二极管)等二极管形成于同一个芯片的半导体装置(例如，参见专利文献1)。另外，已知有将具有栅电极的沟槽部设置于p型半导体层中的技术(例如，参见专利文献2)。

现有技术文献

专利文献

专利文献1：日本特开2015-135954号公报

专利文献2：日本特开平09-270512号公报

技术实现要素：

技术问题

有在相邻的栅沟槽部之间的台区设置n⁺型的电荷积累区的情况。电荷积累区例如通过离子注入而形成。如果在离子注入时使用的掩模的端部塌边，则产生无法在台区的预定的深度形成电荷积累区的问题。

技术方案

本发明的第一形态提供一种半导体装置。半导体装置可以具备边缘终端部和有源部。边缘终端部可以设置于半导体基板的周边部。有源部可以被边缘终端部包围。有源部可以具备多个栅沟槽部、多个虚设沟槽部、台区和积累区。多个栅沟槽部可以沿着预定的排列方向排列。多个虚设沟槽部可以设置于多个栅沟槽部中的与所述边缘终端部最靠近的栅沟槽部与边缘终端部之间。台区可以位于多个虚设沟槽部的各个沟槽部之间。积累区可以设置于台区的至少一部分。积累区可以是第一导电型。

有源部还可以具有接触区。接触区可以设置于位于多个虚设沟槽部之间的台区的正面。接触区可以是第二导电型。

有源部可以在至少一个台区不具有积累区。台区可以是位于多个虚设沟槽部之间的台区。

有源部还可以具有阱区。阱区可以覆盖多个虚设沟槽部中的2个以上虚设沟槽部的底部。阱区可以是第二导电型。

有源部可以具有不包括积累区的台区。不包括积累区的台区可以设置在阱区与包括积累区的台区之间。

有源区还具有漂移区、集电区和反型半导体区。漂移区可以是浓度比积累区的浓度低的第一导电型。集电区可以位于比漂移区更靠下方的位置。集电区可以是第二导电型。反型半导体区可以位于比位于多个虚设沟槽部的正下方的漂移区更靠下方的位置。反型半导体区可以是浓度比漂移区浓度高的第一导电型。

反型半导体区在排列方向上可以设置为从阱区的内侧端部到设有积累区的台区的外侧端部为止。

反型半导体区在排列方向上可以设置为从阱区的外侧端部到设有积累区的台区的外侧端部为止。

另外，反型半导体区在排列方向可以设置为从设置于边缘终端部的保护环的底部，经由阱区的外侧端部到设有积累区的台区的外侧端部为止。有源部可以在位于多个虚设沟槽部之间的全部的台区具有积累区。积累区可以包括位于与多个虚设沟槽部中的最靠近于边缘终端部的虚设沟槽部相比更靠外侧的位置的最外部。

在此，上述的发明内容并没有列举出本发明的所需的全部特征。另外，这些特征组的子组合也成为发明。

附图说明

图1是第一实施方式的半导体装置100的俯视图。

图2是区域a的放大图。

图3是图2的a-a’截面图。

图4是图2的b-b’截面图。

图5是比较例的半导体装置500中的区域a的放大图。

图6是图5的c-c’截面图。

图7是说明比较例中的掩模塌边的示图。

图8是第二实施方式的半导体装置200的a-a’截面图。

图9是第三实施方式的半导体装置300中，跨越有源部70和边缘终端部80的区域的截面图。

图10是第四实施方式的半导体装置400的区域a的放大图。

图11是第四实施方式的半导体装置400的a-a’截面图。

图12是第四实施方式的变形例中的半导体装置400的a-a’截面图。

符号说明

10...半导体基板、12...发射区、14...基区、15...接触区、16...积累区、17...阱区、18...漂移区、20...缓冲区、22...集电区、23...反型半导体区、24...集电极、26...层间绝缘膜、30...虚设沟槽部、32...虚设沟槽绝缘膜、34...虚设沟槽导电部、36...虚设沟槽、40...栅沟槽部、41...对置部、42...栅绝缘膜、43...突出部、44...栅导电部、46...栅沟槽、50...栅金属层、51...栅极导板、52...发射极、54、55、56...接触孔、57...连接部、60...台区、70...有源部、72...igbt区、74...fwd区、76...温度检测二极管、80...边缘终端部、82...保护环、84...电极层、88...沟道停止区、90...焊垫部、92...栅极焊垫、93...感测igbt、94...感测发射极焊垫、96...阳极焊垫、98...阴极焊垫、100...半导体装置、110...掩模、112...掩模塌边区域、115...最外部、116...积累层、117...弯曲部分、130...虚设沟槽区、140...混合沟槽区、145...栅沟槽区、150...阱接触区、200、300、400、500...半导体装置

具体实施方式

以下，通过发明的实施方式来说明本发明，但以下的实施方式并不限定权利要求书所涉及的发明。另外，在实施方式中说明的特征的所有组合对发明的解決方案来说并不一定是必须的。

图1是第一实施方式中的半导体装置100的俯视图。本例的半导体装置100具有半导体基板10。半导体基板10也可以被称为半导体芯片。半导体基板10可以是在x方向和y方向上具有外周端部的矩形形状。另外，半导体基板10在+z方向上具有正面，在－z方向上具有背面。

在本例中，x方向和y方向是相互垂直的方向。另外，z方向是与x-y平面垂直的方向。x、y和z方向构成所谓的右手系。本例的半导体基板10在+z方向的端部具有正面，在－z方向的端部具有背面。在此，在本例中，上和下的表述仅是为了便于说明相对的位置关系的表述。z方向并不意味着一定是重力方向或与地面垂直的方向。在此，在本例中，有时将z方向称作半导体基板10的深度方向。

半导体基板10具有有源部70、边缘终端部80和焊垫部90。有源部70可以具有多个晶体管区和多个二极管区。本例的有源部70具有作为晶体管区的igbt区72、作为二极管区的fwd区74、以及温度检测二极管76。igbt区72可以具有一个或者多个igbt，fwd区74可以具有一个或者多个fwd。本例的半导体装置100是将igbt区72和fwd区74一体化于半导体基板10而成的rc-igbt(reverseconductingigbt：逆导igbt)。

多个igbt区72可以在x方向和y方向上相互分开而设置。另外，多个fwd区74同样地，可以在x方向和y方向上相互分开而设置。在此，fwd区74可以被配置为在x方向上夹设于两个igbt区72之间。在此，在y方向上，igbt区72彼此可以相互相邻，fwd区74彼此也可以相互相邻。在此，在图1中，在fwd区74添加斜线来表示。

在本例中，将温度检测二极管76设置在半导体基板10的中央部。在固定电流流通温度检测二极管76的情况下，阴极与阳极之间的电压差能够根据半导体基板10的温度而变化。因此，利用温度检测二极管76能够检测半导体基板10的温度。

在本例中，在比中央部更靠近+y方向的位置(第一行)沿x方向设置5个igbt区72和4个fwd区74。另外，在中央部的位置(第二行)以及比中央部更靠近－y方向的位置(第三行)分别沿x方向设置6个igbt区72和4个fwd区74。

在此，在本例中，沿x方向夹着温度检测二极管76的位于第二行的2个igbt区72和与该igbt区72沿－y方向相邻的第三行的2个igbt区72比除此之外的igbt区72的区域面积小。面积小的理由之一，是为了可以设置温度检测二极管76，以及使阴极和阳极延伸到焊垫部90的布线。

有源部70在半导体基板10的正面具有栅极导板51。栅极导板51可以设置为分别包围igbt区72和fwd区74的第一行、第二行以及第三行的周围。栅极导板51可以将从焊垫部90的栅极焊垫92提供的栅电位提供到igbt区72的栅导电部。

本例的焊垫部90在有源部70的－y方向与有源部70相邻。本例的焊垫部90具有栅极焊垫92、感测igbt(sigbt)93、感测发射极焊垫(se)94、阳极焊垫(ta)96和阴极焊垫(tk)98。在本例中，阴极焊垫98、阳极焊垫96、栅极焊垫92、感测igbt93和感测发射极焊垫94以该顺序沿x方向并排而设置。在此，感测igbt(sigbt)93不是焊垫而是igbt。各焊垫可以是包括金(au)、银(ag)、铜(cu)或者铝(al)等的电极焊垫。

感测igbt93是以检测流通于igbt区72的主电流为目的而设置的igbt。通过将流通于感测igbt93的感测电流导入到设置于半导体装置100外的控制电路，从而能够检测流通于igbt区72的主电流。在此，感测电流与主电流相比具有充分小的电流值。本例的感测发射极焊垫94与感测igbt93的发射极具有相同电位。感测电流可以是从感测发射极焊垫94经由感测igbt93流入到上述的控制电路。控制电路基于感测电流来检测主电流，在igbt区72有过电流流通的情况下，可以切断在igbt区72流通的电流。

阳极焊垫96是电连接到温度检测二极管76的阳极焊垫，具有温度检测二极管76的阳极电位。同样地，阴极焊垫98是电连接到温度检测二极管76的阴极焊垫，具有温度检测二极管76的阴极电位。利用阳极焊垫96和阴极焊垫98能够检测温度检测二极管76的阳极-阴极间的电位差。

边缘终端部80可以设置在半导体基板10的周边部。本例的边缘终端部80以包围有源部70和焊垫部90的方式设置在半导体基板10的端部周边。边缘终端部80具有缓和有源部70处的半导体基板10的正面附近的电场集中的功能。边缘终端部80可以具有保护环、场板、降低表面电场(resurf)结构和沟道停止结构、以及组合这些而成的结构。

图2是区域a的放大图。区域a是包括有源部70的igbt区72和栅极导板51的区域。在此，考虑到附图的易视性，在图2中，省略边缘终端部80和焊垫部90。

本例的半导体装置100具备在半导体基板10的正面以及该正面附近的内部形成的发射区12、基区14、接触区15、阱区17、虚设沟槽部30和栅沟槽部40。另外，本例的半导体装置100具备在半导体基板10的正面的上方设置的发射极52和栅金属层50。发射极52和栅金属层50相互电分离而设置。

在发射极52和栅金属层50与半导体基板10的正面之间形成有层间绝缘膜，在图2中省略。在本例的层间绝缘膜贯通该层间绝缘膜而形成接触孔54、55和56。在此，在图2中示出接触孔54、55和56。

发射极52通过接触孔54并与位于半导体基板10的正面的发射区12和接触区15接触。在发射极52与接触区15之间可以设置钨等的塞柱。

另外，发射极52通过接触孔56并与虚设沟槽部30内的虚设导电部连接。在z方向上，在发射极52与虚设导电部之间可以设置连接部57，连接部57由参杂了杂质的多晶硅等的具有导电性的材料形成。连接部57形成在半导体基板10的正面之上。

栅金属层50通过接触孔55并与栅极导板51接触。栅极导板51可以由参杂了杂质的多晶硅等形成。栅极导板51在半导体基板10的正面与栅沟槽部40内的栅导电部连接。即，栅极导板51在半导体基板10的正面跨越栅沟槽部40的一部分与接触孔55之间而形成。

发射极52和栅金属层50由包括金属的材料形成。例如，各电极的至少一部分区域由铝或者铝-硅合金形成。各电极可以在由铝等形成的区域的下层具有由钛或者钛化合物等形成的势垒金属。

本例的igbt区72具有虚设沟槽区130、混合沟槽区140和阱接触区150。虚设沟槽区130是仅具有虚设沟槽部30作为沟槽部的区域。虚设沟槽区130设置于与边缘终端部80最靠近的栅沟槽部40和边缘终端部80之间。虚设沟槽区130具有在x方向上隔开预定的间隔而配置的多个虚设沟槽部30。

混合沟槽区140是具有虚设沟槽部30和栅沟槽部40的区域。混合沟槽区140位于比虚设沟槽区130更靠近内侧的位置。在此，在本例中，内侧是指作为二维平面的正面的中央部(图1的设置有温度检测二极管76的部分)一侧。即，内侧是指比边缘终端部80更靠近中央部的一侧。外侧意为与内侧相反。例如，外侧是指与半导体基板10的端部接近的一侧。在图1中，混合沟槽区140在x方向上位于最内侧的位置，边缘终端部80在x方向上位于最外侧的位置。在此，内侧和外侧可以与x方向和y方向相关联而使用。

混合沟槽区140具有沿预定的排列方向以预定的间隔而排列的多个栅沟槽部40和多个虚设沟槽部30。在此，在本例中，排列方向为x方向。在混合沟槽区140中，虚设沟槽部30和栅沟槽部40在x方向上交替地设置。

在本例中，在虚设沟槽区130沿x方向相邻的虚设沟槽部30之间的隔开距离与在混合沟槽区140沿x方向相邻的虚设沟槽部30以及栅沟槽部40之间的隔开距离相等。该隔开距离与在虚设沟槽区130位于最内侧的虚设沟槽部30与在混合沟槽区140的栅沟槽部40的在x方向上的隔开距离也相等。

在图1的虚设沟槽区130中，每2条在端部进行了连结的共计8条虚设沟槽部30沿x方向排列。与此相对地，在混合沟槽区140，1条栅沟槽部40与一条虚设沟槽部30沿x方向交替地排列。在图1的混合沟槽区140具有3条虚设沟槽部30和每2条在端部进行了连结的4条栅沟槽部40。

在本例中，位于虚设沟槽区130的虚设沟槽部30的一部分具有在半导体基板10的正面沿预定的延伸方向(在本例中为y方向)延伸的直线形状。另外，位于虚设沟槽区130的虚设沟槽部30的另一部分具有将2根直线在端部以曲线部连结的曲线形状。在本例中，该另一部分具有u字形状。与此相对地，混合沟槽区140的虚设沟槽部30仅具有沿预定的延伸方向延伸的直线形状。虚设沟槽区130和混合沟槽区140各自的虚设沟槽部30可以在y方向上具有相同的长度。

本例的栅沟槽部40具有对置部41和突出部43。对置部41在与位于igbt区72的虚设沟槽部30对置的范围沿y方向延伸。即，对置部41与虚设沟槽部30平行地设置。突出部43从对置部41起进一步沿－y方向延伸，设置于不与虚设沟槽部30对置的范围。在本例中，在虚设沟槽部30的两侧设置的2个对置部41连接到1个突出部43。突出部43的至少一部分可以具有曲线形状。本例的突出部43具有u字形状。

在突出部43，栅沟槽部40内的栅导电部与栅极导板51沿z方向连接。栅极导板51可以在突出部43中的与对置部41离得最远的区域与栅导电部连接。本例的突出部43在与对置部41离得最远的区域具有沿着作为与对置部41垂直的方向的x方向延伸的部分。栅极导板51可以在突出部43的该部分与栅导电部连接。

阱接触区150设置于阱区17的正面附近。阱接触区150具有接触区15。在阱接触区150的接触区15之上设置有作为层间绝缘膜的开口的接触孔54。接触区15通过多个接触孔54与发射极52直接相接。阱接触区150例如具有将从后述的集电区22注入的空穴向发射极52引出的功能。在此，在本例中，阱接触区150并不是必要的，可以省略。

发射极52设置于虚设沟槽区130、混合沟槽区140和阱接触区150的上方。发射极52设置于栅沟槽部40、虚设沟槽部30、阱区17、发射区12、基区14和接触区15的上方。

阱区17从有源部70的设有栅金属层50的一侧的外侧端部起以预定的范围形成。利用虚线示出阱区17的内侧端部。阱区17的深度可以比栅沟槽部40和虚设沟槽部30的底部深。栅沟槽部40和虚设沟槽部30的、栅金属层50侧的一部分的区域形成于阱区17中。虚设沟槽部30的延伸方向的外侧端部的底部可以由阱区17覆盖。

栅沟槽部40的突出部43可以整体形成于阱区17。半导体基板10是第一导电型，阱区17是与半导体基板10不同的第二导电型。本例的半导体基板10是n^－型的基板，阱区17是p⁺型的区域。在本例中，将第一导电型设为n型，将第二导电型设为p型进行说明。然而，在其他例子中，第一导电型以及第二导电型也可以是与此相反的导电型。

在多个虚设沟槽部30的各个沟槽部之间，以及虚设沟槽部30与栅沟槽部40之间设置有台区60。在此，在半导体装置100中，由于在虚设沟槽部30和栅沟槽部40的内部填充有导电材料，因此台区60不应比各沟槽部更向+z方向突出。然而，若除去沟槽内的导电材料等，则台区60能够看作是夹设在作为谷的沟槽之间，向+z方向突出的峰。因此，在本例中，将沟槽之间的区域称作台区60。

在台区60形成有基区14。基区14是与阱区17相比杂质浓度低的第二导电型的区域。本例的基区14是p^－型的区域。并且，基区14的一部分设置为比发射区12和接触区15更靠下方。在图1的例子中，基区14在台区60的外侧的一部分(连接部57附近)露出。

在台区60，与基区14相比杂质浓度高的第二导电型的接触区15选择性地设在比基区14更靠近正面侧的一部分。本例的接触区15是p⁺型的区域。另外，在混合沟槽区140，与半导体基板10相比杂质浓度高的第一导电型的发射区12选择性地设置在比基区14更靠近正面侧的一部分。本例的发射区12为n⁺型的区域。

在混合沟槽区140，接触区15和发射区12分别在x方向上形成为从相邻的一侧的沟槽部到另一侧的沟槽部为止。混合沟槽区140的接触区15和发射区12沿着沟槽部的延伸方向交替地在台区60的正面露出。在比y方向的最外侧的接触区15更靠外侧的位置，基区14在台区60的正面露出。另外，在y方向上，在比该基区14更靠近外侧的位置，阱区17在台区60的正面露出。

在虚设沟槽区130，接触区15在x方向上形成为从相邻的一侧的虚设沟槽部30到另一侧的虚设沟槽部30为止。在虚设沟槽区130，从y方向的内侧到混合沟槽区140的最外侧的接触区15的y方向位置为止，接触区15在台区60的正面露出。虚设沟槽区130与混合沟槽区140相同点在于，在接触区15的更外侧，基区14和阱区17在台区60的正面露出。

在本例中，虚设沟槽区130的台区60具有接触区15，因此与不具有接触区15的情况相比，易于引出空穴。因此，能够防止由于p⁺型的阱区17(尤其是在深度方向上的阱区17的弯曲部分)发生雪崩击穿而电流集中而导致阱区17被破坏。

在混合沟槽区140和虚设沟槽区130，接触孔54设置于接触区15和发射区12的各区域之上。接触孔54不设置于与基区14和阱区17对应的区域。

另外，在本例中，在混合沟槽区140的发射区12和接触区15的下方设有第一导电型的积累区16。积累区16的外侧端部由虚线示出。本例的积累区16是n⁺型的区域。本例的积累区16可以将施主杂质以比漂移区高的浓度积累。根据积累区16，能够增强所谓的ie效应。另外，可以在虚设沟槽区130的接触区15中至少一部分的下方设置有积累区16。在本例中，在虚设沟槽区130，到从x方向的内侧起算第三个虚设沟槽部30为止设有积累区16。

据此，在本例中，在栅沟槽部40的外侧设置虚设沟槽区130，并且在虚设沟槽区130的一部分的台区60设置积累区16。因此，即使用于通过离子注入形成积累区16的掩模的端部一时地垂下，也能够使该垂下的位置不在混合沟槽区140之上而在虚设沟槽区130之上。因此，即使设置于虚设沟槽区130的台区60的积累区16不形成到预定的深度位置，设置于混合沟槽区140的台区60的积累区16也能够形成到预定的深度。据此，能够抑制位于栅沟槽部40之间的栅阈值电压(vth)的偏差以及饱和电流的偏差。

图3是图2的a-a’截面图。a-a’截面是与x-z面平行，且通过从边缘终端部80跨越至混合沟槽区140的范围的截面。

本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜26、栅金属层50、发射极52和集电极24等。栅金属层50和发射极52形成于半导体基板10的正面和层间绝缘膜26的上表面。集电极24设置为与半导体基板10的背面直接相接。

栅金属层50、发射极52和集电极24由金属等导电材料形成。另外，在本说明书中，将基板、层、区域等的各部件的发射极52侧的表面称作正面，将集电极24侧的表面称作背面。

半导体基板10可以是硅基板，可以是碳化硅基板，也可以是氮化镓等氮化物半导体基板等。在此，本例的半导体基板10是硅基板。在半导体基板10的正面附近形成有p^－型的基区14。

在该截面中，在混合沟槽区140的台区60的正面附近，在从半导体基板10的正面朝向背面的方向上依次设有n⁺型的发射区12、p^－型的基区14和n⁺型的积累区16。在此，在虚设沟槽区130的台区60的正面附近，在从正面朝向背面的方向上依次设有接触区15和基区14。

在虚设沟槽区130的台区60中至少一部分的下方可以设有积累区16。在本例的虚设沟槽区130，从位于最内侧的虚设沟槽部30的内侧至第三个虚设沟槽部30为止的台区60在基区14之下具有积累区16。

与此相对地，在虚设沟槽区130的台区60中至少一个台区60的下方可以不设有积累区16。在本例的虚设沟槽区130，比位于从最内侧起算第三个的虚设沟槽部30更外侧的台区60在基区14之下没有积累区16。积累区16具有积累从集电区22注入的空穴的功能。通过设置积累区16，从而能够提高载流子注入增强效应(ie效应)，降低通态电压。

在本例中，在虚设沟槽区130的一部分的台区60并不设置积累区16。据此，与在整个台区60设有积累区16的情况相比，易于从台区60引出空穴。因此，能够防止由于p⁺型的阱区17(尤其是，在深度方向上的阱区17的弯曲部分117)发生雪崩击穿而电流集中而导致阱区17被破坏。

阱区17可以覆盖多个虚设沟槽部30中的2个以上虚设沟槽部30的底部。本例的阱区17覆盖在x方向上位于最外侧的2个虚设沟槽部30的底部。通过在阱区17中设置具有发射极电位的虚设沟槽部30，从而与在阱区17中不设置虚设沟槽部30的情况相比，易于将空穴从漂移区18经由阱区17向发射极52引出。据此，能够降低关断损耗。

在本例中，在阱区17与包括积累区16的台区60之间，设有不包括积累区16的台区60。不包括积累区16的台区60作为防止在形成n⁺型的积累区16时误在阱区17形成n型杂质区域的边沿(margin)区发挥功能。在因防止杂质的注入的掩模的定位偏移以及掩模塌边等而导致在p⁺型的阱区17中形成了n⁺型的积累区16情况下，由于电荷中和而形成高电阻区。空穴从高电阻区难以引出，因此不期望形成高电阻区。在本例中，通过设置与阱区17相邻而不包括积累区16的台区60，从而能够保证在阱区17中不形成高电阻区。

在紧挨着虚设沟槽部30和栅沟槽部40的下方以及紧挨着阱区17的下方，设有第一导电型的漂移区18。本例的漂移区18是n^－型，比n⁺型的积累区16浓度低。

在漂移区18的背面形成有第一导电型的缓冲区20。缓冲区20的杂质浓度可以比漂移区18的杂质浓度高。本例的缓冲区20是n⁺型的区域。缓冲区20可以作为防止从基区14的背面扩展的耗尽层到达p⁺型的集电区22的场停止层发挥功能。

在漂移区18的下方且紧挨着缓冲区20的下方设有第二导电型的集电区22。本例的集电区22为p⁺型的区域。另外，在集电区22的背面设有集电极24。

在半导体基板10的正面附近设有虚设沟槽部30和栅沟槽部40。各沟槽部从半导体基板10的正面贯通基区14而到达漂移区18。在设有发射区12、接触区15和积累区16的至少一者的区域，各沟槽部也贯通这些区域而到达漂移区18。

栅沟槽部40具有设置于半导体基板10的正面附近的栅沟槽46、栅绝缘膜42和栅导电部44。栅绝缘膜42覆盖栅沟槽46的内壁而形成。栅绝缘膜42可以是将栅沟槽46的内壁的半导体氧化或者氮化而形成。栅导电部44在栅沟槽46的内部形成于栅绝缘膜42之上。即，栅绝缘膜42将栅导电部44与半导体基板10绝缘。栅导电部44由多晶硅等导电材料形成。

栅导电部44在x方向上至少与相邻的基区14对置。栅沟槽部40在半导体基板10的正面由层间绝缘膜26覆盖。如果在栅导电部44施加预定的电压，则在基区14中与栅沟槽46相接的界面的表面层形成沟道。在本例中，如图1所示，突出部43中的栅导电部44经由栅极导板51与栅金属层50电连接。

在该截面中，虚设沟槽部30与栅沟槽部40可以具有相同的构造。虚设沟槽部30具有形成于半导体基板10的正面附近的虚设沟槽36、虚设沟槽绝缘膜32和虚设沟槽导电部34。虚设沟槽绝缘膜32形成为覆盖虚设沟槽36的内壁。虚设沟槽导电部34在虚设沟槽36的内部形成于虚设沟槽绝缘膜32之上。虚设沟槽绝缘膜32将虚设沟槽导电部34与半导体基板10绝缘。虚设沟槽导电部34可以由与栅导电部44相同的材料形成。虚设沟槽导电部34在深度方向上可以具有与栅导电部44相同的长度。

虚设沟槽部30在半导体基板10的上表面由层间绝缘膜26覆盖。在本例中，如图2所示，经由接触孔56，虚设沟槽导电部34与发射极52电连接。在此，虽然在该截面没有明确示出，但是在栅极导板51与半导体基板10之间，形成有栅绝缘膜42等绝缘膜。即，栅极导板51与半导体基板10由绝缘膜绝缘。

图4是图2的b-b’截面图。b-b’截面是与y-z面平行的面。另外，b-b’截面是穿过混合沟槽区140的台区60、连接部57和栅极导板51的截面。在此，在x方向上相邻的接触孔54由虚线示出。在该截面的台区60设有积累区16。

如图2所示，在台区60的正面，沿着沟槽部的延伸方向交替地设有发射区12和接触区15。另外，在基区14的下表面设有积累区16。

积累区16优选在y方向上设置到比形成于最外侧的发射区12更靠外侧的位置为止。即，积累区16的外侧端部位置p1优选设置在比发射区12的外端部位置p3更靠外侧的位置。据此，能够加强积累区16中的ie效应。

另外，接触孔54优选在y方向上设置到比积累区16更靠外侧的位置为止。即，接触孔54的外侧端部位置p2优选配置在与积累区16的外侧端部位置p1相比更靠外侧的位置。据此，在半导体装置100关断时，能够从比积累区16更靠外侧的位置高效地引出空穴。

另外，在y方向上形成于最外侧的接触区15优选为设置到比接触孔54更靠外侧的位置为止。即，接触区15的外侧端部位置p4优选为配置在比接触孔54的外侧端部位置p2更靠外侧的位置。据此，在半导体装置100关断时，能够从比积累区16更靠外侧的位置高效地引出空穴。

另外，从发射区12的外侧端部位置p3到积累区16的外侧端部位置p1的距离可以比从积累区16的外侧端部位置p1到接触区15的外侧端部位置p4的距离短。据此，根据积累区16，能够抑制空穴引出受到阻碍。另外，能够缓和积累区16的端部处的电场集中。从位置p3到p1的距离优选为比从位置p1到p2的距离短。

作为一例，从发射区12的位置p3到积累区16的位置p1的距离为12μm以下。另外，从积累区16的位置p1到接触孔54的位置p2的距离为20μm以下。另外，从接触孔54的位置p2到接触区15的位置p4的距离为1μm以下。

另外，在半导体基板10的正面，在最外侧的接触区15与阱区17之间形成有基区14。在y方向上，接触区15和阱区17之间的基区14的长度可以为10μm以上且50μm以下。

图5是比较例的半导体装置500中的区域a的放大图。对于与第一实施方式共同的构成，标记相同的符号并省略说明。本例的igbt区72具备与第一实施方式的混合沟槽区140不同且作为沟槽部仅具有栅沟槽部40的栅沟槽区145。本例的igbt区72在栅沟槽区145与边缘终端部80之间没有虚设沟槽区130。该点是与第一实施方式相比最大的不同点。另外，阱接触区150与第一实施方式相比沿x方向仅具有一个宽幅的接触孔54。

图6是图5的c-c’截面图。对于与第一实施方式共同的构成，标记相同的符号并省略说明。图6是说明在形成n⁺型的积累区16时使用的掩模的端部没有产生掩模塌边的理想的情况的示图。如后所述，在实际的半导体装置500中，由于掩模塌边而使形成积累区16的深度位置相对于图6所示的理想的深度位置偏移。

图7是说明比较例中的掩模塌边的示图。在图7中示出由于掩模塌边而造成的积累区16的深度位置的偏差。为了容易理解，省略半导体基板10的正面之上的构造，将掩模110示于半导体基板10的上方。

掩模110在将n型杂质注入到与积累区16对应的区域的工序中使用。掩模110可以涂覆抗蚀剂等通过图案化为预定形状来形成。在由掩模110覆盖的区域不形成积累区16，在没有被掩模110覆盖的区域形成积累区16。

掩模110的端部优选为在最外侧的栅沟槽部40的正上方垂直地形成。在图7中以虚线示出掩模110的端部垂直地形成的理想的状态。然而，如果在掩模110发生抗蚀剂塌边，则有可能在最外侧的栅沟槽部40的正上方以及超过该正上方的位置形成掩模塌边区域112。如果形成掩模塌边区域112，则在由掩模塌边区域112覆盖的台区60不会以预定的深度形成积累区16。例如，在由掩模塌边区域112覆盖的台区60，积累区16形成得比预定的深度浅。

本例的积累区16包括积累区16-1至16-4。积累区16-1形成于p⁺型的阱区17的正面附近。积累区16-2在比积累区16-1深的位置，形成于发射区12与基区14之间。积累区16-3在比积累区16-2深的位置，形成于基区14中。积累区16-4在比积累区16-3深的位置，形成于预定的深度位置。

各积累区16-1至16-4形成为随着越靠近内侧而逐渐变深。积累区16-3和积累区16-4可以连续地形成，在深度方向也可以不连续地形成。

如果积累区16的深度位置变化，则在台区60中的基区14的深度方向上的长度变化。因此，若与台区60邻接地设置栅沟槽部40，则该台区60的栅阈值电压(vth)相对于其他台区60的栅阈值电压而变化，有栅阈值电压的偏差增大的问题。另外，也有igbt区72中的饱和电流的偏差增大的问题。另外，如上所述，在阱区17形成的n⁺型的积累区16-1成为高电阻区。

与此相对地，第一实施方式的半导体装置100在栅沟槽部40与阱区17之间设置虚设沟槽区130。产生抗蚀剂塌边的长度例如为在x方向上的2个以上且3个以下的台区60的宽度的长度。在第一实施方式中，在最外侧的栅沟槽部40与阱区17之间设置6根虚设沟槽部30(即，5个台区60)。据此，深度位置产生了偏差的积累区16仅在对栅极的导通-关断没有贡献的虚设沟槽区130形成，因此能够降低栅阈值电压和饱和电流的偏差等。

图8是第二实施方式中的半导体装置200的a-a’截面图。图8与作为第一实施方式的a-a’截面的图3对应。本例的半导体装置200在与集电区22相同的深度范围具备第一导电型的反型半导体区23。本例的反型半导体区23是与集电区22导电型相反的半导体区域。第二实施方式在该点与第一实施方式不同。其他方面与第一实施方式是共同的，因此省略重复的说明。本例的反型半导体区23是浓度比漂移区18浓度高的n⁺型的区域。

在与集电区22相同的深度范围，可以设置反型半导体区23来代替集电区22的x方向和y方向的一部分区域。通过将集电区22的一部分设置为反型半导体区23，从而能够降低空穴从集电区22向阱区17的注入量。据此，能够防止由于阱区17雪崩击穿而电流集中而导致阱区17被破坏。

反型半导体区23可以在x方向上从阱区17的内侧端部px1到栅沟槽部40的底部的中央部px2连续地设置。本例的反型半导体区23在x方向上，从阱区17的内侧端部px1到设有积累区16的台区60的外侧端部px3连续地设置。根据本例的反型半导体区23的配置，能够最大限度地维持对空穴注入有贡献的集电区22的有效面积，并且根据反型半导体区23能够避免向阱区17的电流集中。在此，虽然在该截面没有明确示出，但在栅极导板51与半导体基板10之间形成有栅绝缘膜42等绝缘膜。即，栅极导板51与半导体基板10通过绝缘膜被绝缘。

图9是在第三实施方式的半导体装置300中，跨越有源部70和边缘终端部80的区域的截面图。在图9中，在图2的a-a’截面图基础上，将在本例中的边缘终端部80一并示出。本例的边缘终端部80具有保护环结构和沟道停止结构。

保护环结构可以包括多个保护环82。本例的保护环结构包括4个保护环82。各保护环82可以以在正面包围有源部70和焊垫部90的方式设置。

保护环结构可以具有将在有源部70产生的耗尽层向半导体基板10的外侧扩展的功能。据此，能够防止在半导体基板10内部的电场集中。因此，与不设置保护环结构的情况相比，能够提高半导体装置300的耐压。

本例的保护环82是在正面附近通过离子注入形成的p⁺型的半导体区域。保护环82与电极层84电连接。电极层84可以是与栅金属层50或者发射极52相同的材料。

多个保护环82彼此利用层间绝缘膜26而电绝缘。保护环82的底部的深度可以是与p⁺型的阱区17的底部相同的深度。另外，本例的保护环82的底部的深度比栅沟槽部40和虚设沟槽部30的底部的深度深。

沟道停止结构具有n⁺型的沟道停止区88和电极层84。沟道停止区88通过层间绝缘膜26的开口电连接到电极层84。在此，沟道停止区88在另一例中也可以是p型的半导体区域。沟道停止区88具有使在有源部70产生的耗尽层终止于半导体基板10的外侧端部的功能。

阱区17可以在x方向上超越阱接触区150，进一步向外侧延伸。本例的阱区17可以靠近边缘终端部80，以使边缘终端部80中的最内侧的保护环82与阱区17的外侧端部的距离成为数μm。在此，作为本例的变形例，可以代替阱区17而使p^－型的基区14扩展到最内侧的保护环82来设置。在该情况下，最内侧的保护环82与基区14的外侧端部的距离可以成为数μm。

反型半导体区23在x方向上可以设置为从阱区17的外侧端部px4到设有积累区16的台区60的外侧端部px3为止。反型半导体区23在x方向上可以被设置为从保护环82的底部，经由阱区17的外侧端部px4到设有积累区16的台区60的外侧端部px3为止。本例的反型半导体区23在x方向上设置为从内侧起算第二个保护环82的底部的中央部px5到设有积累区16的台区60的外侧端部px3(从外侧起算第6个虚设沟槽部30和第7个虚设沟槽部30之间的台区60的外侧端部)为止。在本例中，与第二实施方式相比在更宽阔的范围设置反型半导体区23，因此与第二实施方式相比，能够更有效地避免向阱区17的电流集中。在此，虽然在该截面没有明确示出，但是在栅极导板51与半导体基板10之间，形成有栅绝缘膜42等绝缘膜。即，栅极导板51与半导体基板10由绝缘膜绝缘。

在此，对于半导体装置100等的制造方法虽然没有特别明确说明，但半导体装置100等可以适当地使用已知的离子注入、退火、成膜、热氧化、溅射以及旋涂等技术进行制造。

图10是第四实施方式中的半导体装置400的区域a的放大图。在此，虽然没有图示半导体装置400的俯视图，但半导体装置400的俯视图可以与图1所示的半导体装置100相同。本例的有源部70的虚设沟槽区130在位于多个虚设沟槽部30之间的全部的台区60具有积累区16。积累区16的x方向的外侧端部位于比阱区17的x方向的内侧端部更靠外侧的位置。另外，本例的积累区16可以位于与位于最外侧的虚设沟槽部30相比更靠外侧的位置。在本例中，位于最外侧的虚设沟槽部30是与边缘终端部80最靠近的虚设沟槽部30。

图11是第四实施方式中的半导体装置400的a-a’截面图。积累区16可以包括沿z方向分开的多个积累层116。本例的积累区16具有沿z方向分开的3个积累层116-1、116-2和116-3。积累层116的数量越多，越能够降低掩模110的定位偏移(位置偏移)或者掩模110塌边的影响。另外，积累层116的数量越多，越能够提高半导体装置400的耐压。但是，在其他例子中，积累区16也可以具有1个或者2个积累层116。

本例的积累区16包括位于与位于最外侧的虚设沟槽部30相比更靠外侧的位置的最外部115。即使在积累区16具有1个或者2个积累层116的情况下，积累区16也可以有最外部115。最外部115可以具有1个以上的积累层116。通过设置最外部115，从而能够不仅从混合沟槽区140，而且从虚设沟槽区130也排除掩模110的塌边的影响。

图12是第四实施方式的变形例中的半导体装置400的a-a’截面图。阱区17可以覆盖多个虚设沟槽部30中2个以上的虚设沟槽部30的底部。本例的阱区17覆盖在x方向位于最外侧的3个虚设沟槽部30的底部。通过在阱区17中设置虚设沟槽部30，从而易于将空穴经由阱区17向发射极52引出，因此能够降低关断损耗。在此，为了进一步容易地引出空穴，阱区17可以将位于最外侧的虚设沟槽部30作为第一个而覆盖3个以上或者4个以上的虚设沟槽部30的底部。

以上，利用实施方式说明了本发明，但本发明的技术范围并不限定于上述实施方式所记载的范围。在上述实施方式上能够进行各种变更或者改良对本领域技术人员来说是显而易见的。从权利要求的范围显然可知，这样的进行了各种变更或者改良的形态也能够包含于本发明的技术范围。

权利要求书(按照条约第19条的修改)

1.一种半导体装置，其特征在于，具备：

边缘终端部，其设置于半导体基板的周边部；以及

有源部，其被所述边缘终端部包围，

所述有源部具有：

多个栅沟槽部，其沿着预定的排列方向排列；

多个虚设沟槽部，其设置于所述多个栅沟槽部中的与所述边缘终端部最靠近的栅沟槽部与所述边缘终端部之间；

台区，其位于所述多个虚设沟槽部的各个沟槽部之间；以及

第一导电型的积累区，其设置于所述台区的至少一部分，

所述有源部具有混合沟槽区，所述混合沟槽区是将所述多个虚设沟槽部中的虚设沟槽部与所述多个栅沟槽部中的栅沟槽部沿所述排列方向交替地设置而成，

所述混合沟槽区在从所述半导体基板的正面朝向背面的深度方向上依次具有第二导电型的基区、所述积累区和第一导电型的漂移区，

在所述深度方向上，所述积累区与所述漂移区相接。

2.如权利要求1所记载的半导体装置，其特征在于，

所述有源部在位于所述多个虚设沟槽部之间的所述台区的正面还具有第二导电型的接触区。

3.如权利要求1或2所记载的半导体装置，其特征在于，

所述有源部在位于所述多个虚设沟槽部之间的所述台区中的至少一个所述台区不具有所述积累区。

4.如权利要求1至3任一项所记载的半导体装置，其特征在于，

所述有源部还具有第二导电型的阱区，所述阱区覆盖所述多个虚设沟槽部中的2个以上虚设沟槽部的底部。

5.如权利要求4所记载的半导体装置，其特征在于，

所述有源部在所述阱区与包含所述积累区的所述台区之间，具有不包含所述积累区的所述台区。

6.如权利要求4或5所记载的半导体装置，其特征在于，

所述有源部还具有：

第一导电型的漂移区，其浓度比所述积累区的浓度低；

第二导电型的集电区，其位于比所述漂移区更靠下方的位置；以及

第一导电型的反型半导体区，其位于与所述多个虚设沟槽部的正下方的所述漂移区相比更靠下方的位置，反型半导体区的浓度比所述漂移区的浓度高。

7.如权利要求6所记载的半导体装置，其特征在于，

所述反型半导体区在所述排列方向上被设置为从所述阱区的内侧端部到设有所述积累区的所述台区的外侧端部为止。

8.如权利要求6所记载的半导体装置，其特征在于，

所述反型半导体区在所述排列方向上被设置为从所述阱区的外侧端部到设有所述积累区的所述台区的外侧端部为止。

9.如权利要求8所记载的半导体装置，其特征在于，

所述反型半导体区在所述排列方向上被设置为从设置于所述边缘终端部的保护环的底部，经由所述阱区的外侧端部到设有所述积累区的所述台区的外侧端部为止。

10.如权利要求1或2所记载的半导体装置，其特征在于，

所述有源部在位于所述多个虚设沟槽部之间的全部的所述台区具有所述积累区。

11.如权利要求10所记载的半导体装置，其特征在于，

所述积累区包含最外部，所述最外部位于与所述多个虚设沟槽部中的最靠近于所述边缘终端部的虚设沟槽部相比更靠外侧的位置。