柱状半导体装置、及其制造方法与流程

本发明涉及一种柱状半导体装置、及其制造方法。

背景技术：

近年来，典型的柱状半导体装置的sgt(surroundinggatetransistor，环绕栅晶体管)作为用于提供高度集成的半导体装置的半导体元件而受到关注。而且，还殷切盼望具有sgt的半导体存储装置的进一步的高度集成化及高性能化。

在普通的平面mos晶体管中，沟道(channel)以沿着半导体基板的上表面的水平方向的方式存在。相对于此，sgt的沟道以沿着垂直于半导体基板的上表面的方向的方式存在(例如，参照非专利文献1)。因此，与平面型mos晶体管相比，sgt可以半导体装置高密度化。

图10示出了n沟道sgt的结构示意图。在具有p型或i型(本征型)的导电类型的si柱100(以下，将硅半导体柱称为「si柱」)内的上下位置形成为：当一方成为源极时，另一方就成为漏极的n⁺区域101a,101b(以下，将包含高浓度的施体杂质的半导体区域称为「n⁺区域」)。成为此源极、漏极的n⁺区域101a,101b的si柱100的部分会形成沟道区域102。以包围该沟道区域102的方式形成栅极绝缘材料层103。以包围该栅极绝缘材料层103的方式形成栅极导体层104。sgt中，在单个si柱100内形成有：成为源极、漏极的n⁺区域101a,101b、沟道区域102、栅极绝缘材料层103、栅极导体层104。因此，在俯视观看时，sgt的占有面积会相当于平面型mos晶体管的单个源极或漏极n⁺区域的占有面积。因此，与具有平面型mos晶体管的电路晶片相比，具有sgt的电路晶片可以实现晶片大小的更进一步的缩小化。

在实际的lsi电路晶片上形成多个图10所示的sgt。各sgt的源极、漏极、栅极导体层与其它的sgt源极、漏极、栅极导体层、或和外部电路相连的配线会根据电路设计而连接。其连接方法会对lsi电路晶片的集成度、性能、制造的容易性带来很大的影响。

[现有技术文献]

[非专利文献]

[非专利文献1]：hiroshitakato,kazumasasunouchi,naokookabe,akihironitayama,katsuhikohieda,fumiohoriguchi,andfujiomasuoka:ieeetransactiononelectrondevices,vol.38,no.3,pp.573-578(1991)

[非专利文献2]h.itoh,t.moriya,andm.kashiwagi:"selectivecvdoftungstenanditsapplicationstomoslsi",solid-statetechn.,november,pp.83(1986)。

技术实现要素：

[发明所欲解决的课题]

本发明的课题为谋求采用sgt的lsi电路的高密度化、高性能化、低成本化的实现。

[用以解决课题的手段]

本发明第一态样的柱状半导体装置，其中具有：

第一半导体柱，沿垂直方向配置在基板上；

第一杂质区域，位在所述第一半导体柱的下方；

由半导体或导体形成的第一杂质区域连接层，该第一杂质区域连接层与所述第一杂质区域连接，且沿水平方向延伸；

第二杂质区域，位在所述第一半导体柱的上方；

第一栅极绝缘层，包围位在所述第一杂质区域与所述第二杂质区域之间的所述第一半导体柱；

第一栅极导体层，包围所述第一栅极绝缘层；

第二半导体柱，沿垂直方向配置在所述基板上；

第三杂质区域，位在所述第二半导体柱的下方；

第四杂质区域，位在所述第二半导体柱的上方；

第二栅极绝缘层，包围位在所述第三杂质区域与所述第四杂质区域之间的所述第二半导体柱；

第二栅极导体层，包围所述第二栅极绝缘层；

由导体形成的第二栅极连接导体层，该第二栅极连接导体层与所述第二栅极导体层连接，且沿水平方向延伸；

第一接触孔，与所述第一杂质区域连接层及所述第二栅极连接导体层连接，并且，该第一接触孔在俯视观看时的至少与所述第二栅极连接导体层重叠的部分的底部的垂直方向中的位置，比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置低；以及

第一连接导体层，在所述第一接触孔内与所述第一杂质区域及所述第二栅极连接导体层连接。

所述的柱状半导体装置中，较优选为所述第一连接导体层的上表面位置在垂直方向中位在比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置更下方处。

所述的柱状半导体装置中，较优选为所述第二栅极导体层及所述第二栅极连接导体层由相同的材料层形成。

所述的柱状半导体装置中，较优选为在俯视观看时，所述第一接触孔包含：

第二接触孔，位在所述第一杂质区域连接层上或所述第二栅极连接导体层上；以及

第三接触孔，当所述第二接触孔位在所述第一杂质区域连接层上的情形，与所述第二栅极连接导体层连接，而当所述第二接触孔位在所述第二栅极连接导体层上的情形，与所述第一杂质区域连接层连接；且

所述第三接触孔的底部位在比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置更下方处，

所述第一连接导体层包含第二连接导体层及第三连接导体层，所述第二连接导体层位在所述第二接触孔内，所述第三连接导体层与所述第二连接导体层连接，并且位在所述第三接触孔内。

所述的柱状半导体装置中，较优选为具有：第一栅极连接导体层，与所述第一栅极导体层连接，并且沿水平方向延伸；

第一层间绝缘层，包围所述第一栅极连接导体层、及所述第二栅极连接导体层的侧面；以及

第二层间绝缘层，包围所述第一层间绝缘层侧面，且与所述第一层间绝缘层为不同的材料，并且用以形成所述第一接触孔。

所述的柱状半导体装置中，较优选为在所述第一栅极连接导体层侧面、所述第二栅极连接导体层的侧面、及所述第一连接导体层侧面之间具有第三层间绝缘层，该第三层间绝缘层的介电常数比氧化硅膜的介电常数低。

所述的柱状半导体装置中，较优选为在所述第一栅极连接导体层侧面和所述第二栅极连接导体层的侧面之中的一者或者两者、以及所述第一连接导体层侧面之间具有：具有空孔的第四层间绝缘层。

所述的柱状半导体装置中，较优选为具有:第四接触孔，与所述第三接触孔的底部连接，并且连接到位在比所述第三接触孔更下方处的属于半导体或导电层的材料层；且

在所述第四接触孔内具有第四连接导体层。

所述的柱状半导体装置中，较优选为所述第一接触孔的底部位在所述第一杂质区域的内部。

本发明第二态样的柱状半导体装置的制造方法中，

第一杂质区域、第一半导体柱及第二杂质区域沿垂直方向以阶层方式配置在基板上，并且第三杂质区域、第二半导体柱及第四杂质区域沿垂直方向以阶层方式配置在基板上，

所述第一杂质区域配置于所述第一半导体柱的下方，

所述第三杂质区域配置于所述第二半导体柱的下方，

半导体或导体的第一杂质区域连接层与所述第一杂质区域连接，并且沿水平方向延伸；且

该柱状半导体装置的制造方法具有：

以包围所述第一半导体柱的方式形成第一栅极绝缘层的步骤；

以包围所述第二半导体柱的方式形成第二栅极绝缘层的步骤；

以包围所述第一栅极绝缘层的方式形成第一栅极导体层的步骤；

以包围所述第二栅极绝缘层的方式形成第二栅极导体层的步骤；

形成与所述第二栅极导体层连接并且沿水平方向延伸的第二栅极连接导体层的步骤；

形成第一接触孔的步骤，该第一接触孔与所述第一杂质区域连接层及所述第二栅极连接导体层连接，并且，该第一接触孔在俯视观看时的至少与所述第二栅极连接导体层重叠的部分的底部的垂直方向中的位置，比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置低；以及

形成第一连接导体层的步骤，该第一连接导体层在所述第一接触孔内与所述第一杂质区域连接层及所述第二栅极连接导体层连接。

所述方法中，较优选为所述第一连接导体层的上表面位置形成为：在垂直方向中位在比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置更下方处。

所述方法中，较优选为所述第二栅极导体层及所述第二栅极连接导体层由相同的材料层形成。

所述方法中，较优选为具有：

在所述第一杂质区域连接层上形成第二接触孔的步骤；

在所述第二接触孔内形成第二连接导体层的步骤；

形成连接在所述第二接触孔上及所述第二栅极连接导体层上的第三接触孔的步骤；以及

在第三接触孔内形成第三连接导体层的步骤；其中，

所述第二接触孔及所述第三接触孔合并而作为所述第一接触孔，

所述第二连接导体层及第三连接导体层合并而形成所述第一连接导体层。

所述方法中，较优选为具有：

在所述第二栅极连接导体层上形成第四接触孔的步骤；

在所述第四接触孔内形成第四连接导体层的步骤；

形成连接在所述第四接触孔上及所述第一杂质连接层上的第五接触孔的步骤；

在所述第五接触孔内形成第五连接导体层的步骤；其中，

所述第四接触孔及所述第五接触孔合并而作为所述第一接触孔，

所述第四连接导体层及所述第五连接导体层合并而形成所述第一连接导体层。

所述方法中，较优选为具有：形成第一层间绝缘层的步骤，所述第一层间绝缘层包围所述第一栅极连接导体层及所述第二栅极连接导体层的侧面；以及

形成第二层间绝缘层的步骤，所述第二层间绝缘层包围所述第一层间绝缘层侧面，且与所述第一层间绝缘层为不同的材料，并且，用于形成所述第一接触孔的蚀刻种类为高于所述第一层间绝缘层的蚀刻速度。

所述方法中，较优选为具有：形成第三层间绝缘层的步骤，所述第三层间绝缘层包围所述第一连接导体层侧面，并且相对介电常数比氧化硅膜低。

所述方法中，较优选为具有：形成第四层间绝缘层的步骤，所述第四层间绝缘层包围所述第一连接导体层，并且所述第四层间绝缘层之中具有空孔。

所述方法中，较优选为具有：

形成第六接触孔的步骤，所述第六接触孔与所述第三接触孔的底部连接，并且连接到位在比所述第三接触孔更下方处的属于半导体或导电层的材料层；及

在所述第三接触孔及所述第六接触孔的内侧形成第六连接导体层的步骤

所述方法中，较优选为具有：

形成第七接触孔的步骤，所述第七接触孔与所述第四接触孔的底部连接，并且连接到位在比所述第四接触孔更下方处的属于半导体或导电层的材料层；及

在所述第四接触孔及所述第七接触孔的内侧形成第七连接导体层的步骤。

所述方法中，较优选为所述第一接触孔的底部位在所述第一杂质区域连接层的内部。

(发明的效果)

根据本发明，在具有sgt的柱状半导体存储装置中，一个存储单元是由至少三个半导体列形成、并且由接触孔来形成，该接触孔连接较少数量的存储单元内的配线层。据此，可以实现高密度的sram单元电路。

附图说明

图1为用于说明本发明第一实施方式的具有sgt的柱状半导体存储装置的sram单元电路图。

图2a为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c)。

图2b为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c)。

图2c为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c)。

图2d为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c)。

图2e为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c)。

图2f为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c)。

图2g为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图2h为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图2i为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图2j为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图2k为用于说明第一实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图3a为用于说明本发明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图3b为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图3c为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图3d为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图3e为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图4a为用于说明本发明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图4b为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图5a为用于说明本发明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图5b为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图6a为用于说明本发明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图6b为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图7a为用于说明本发明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图7b为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图8a为用于说明本发明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图8b为用于说明第二实施方式的具有sgt的柱状半导体存储装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图9a为用于说明第一实施方式的具有sgt的反相器串链(inverterchain)电路装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图9b为用于说明第一实施方式的具有sgt的反相器串链电路装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图9c为用于说明第一实施方式的具有sgt的反相器串链电路装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图9d为用于说明第一实施方式的具有sgt的反相器串链电路装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图9e为用于说明本发明第二实施方式的具有sgt的反相器串链电路装置的制造方法的俯视图(a)和剖面结构图(b),(c),(d)。

图10显示熟知例的sgt的示意结构图。

具体实施方式

以下，一面参照附图一面说明本发明实施方式的具有sgt的柱状半导体存储装置的制造方法。

(第一实施方式)

以下，一面参照图1、图2a至图2k，一面说明本发明第一实施方式的作为具有sgt的柱状半导体存储装置的sram单元的制造方法。

图1显示本实施方式的sram单元结构的等效电路图。本sram单元电路包括两个反相器电路。一个反相器电路由作为负载晶体管的p沟道sgt_pc1、及作为驱动晶体管的n沟道sgt_nc1所构成。另一个反相器电路由作为负载晶体管的p沟道sgt_pc2、及作为驱动晶体管的n沟道sgt_nc2所构成。p沟道sgt_pc1的栅极与n沟道sgt_nc1的栅极连接。p沟道sgt_pc2的漏极与n沟道sgt_nc2的漏极连接。p沟道sgt_pc2的栅极与n沟道sgt_nc2的栅极连接。p沟道sgt_pc1的漏极与n沟道sgt_nc1的漏极连接。

如图1所示，p沟道sgt_pc1,pc2的源极连接于电源端子vdd。并且，n沟道sgt_nc1,nc2的源极连接于接地端子vss。在两个反相器电路的两侧配置有选择n沟道sgt_sn1,sn2。选择n沟道sgt_sn1,sn2的栅极连接于字符线端子wlt。选择n沟道sgt_sn1的源极、漏极连接于n沟道sgt_nc1的漏极、p沟道sgt_pc1的漏极及位元线端子blt。选择n沟道sgt_sn2的源极、漏极连接于n沟道sgt_nc2、p沟道sgt_pc2的漏极及反转位元线端子blrt。如上所述，本实施方式的具有sram单元的电路(以下称为“sram单元电路”)是由包含两个p沟道sgt_pc1,pc2、及四个n沟道sgt_nc1,nc2,sn1,sn2的总共六个的sgt所构成。

以下，说明图1所示的sram单元的等效电路的第一实施方式的sram单元结构的制造流程。

首先，如图2a的(a)部分至(c)部分所示，通过外延生长(epitaxialgrowth)法在p层基板1形成n层2。然后，通过例如离子注入法在n层2的表层形成n⁺层3a,3b、p⁺层4。然后，通过外延生长法在n⁺层3a,3b、p⁺层4上形成i层5。然后，在i层5上形成由氧化硅(sio2)层(未图示出)、氮化硅(sin)层(未图示出)、及sio2层(未图示出)所形成的绝缘材料层6。另外，n层2优选包含比p层基板1所含有的受体杂质浓度还多的施体杂质浓度。并且，由于n⁺层3a,3b、p⁺层4形成sgt的源极、或漏极，所以尽可能含有较高浓度的施体、或受体杂质为优选。并且，i层5不仅可为不含有受体、及施体杂质的固有形(intrinsicconductivitytype)，还可为含有施体或受体杂质的p层、或n层。

接着，如图2b的(a)部分至(c)部分所示，通过光刻法、及绝缘材料层6的反应离子蚀刻(reactiveionetching,rie)法，在i层5上形成绝缘材料层6a,6b。并且，将绝缘材料层6a,6b作为掩模，蚀刻i层5、n⁺层3a,3b、p⁺层4、n层2、p层1，而在绝缘材料层6a之下形成：由i层5a、n⁺层3aa,3bb、p⁺层4a、n层2a、及p层基板1a所形成的si柱台，且在绝缘材料层6b之下形成：由i层5b、n⁺层3cc(未图示出),3dd(未图示出)、p⁺层4b、n层2b、及p层基板1a所形成的si柱台。

接下来，如图2c的(a)部分至(c)部分所示，通过光刻法、及rie法，对绝缘材料层6a进行图案化(patterning)，以形成绝缘材料层10a,10b,10c,10d(未图示出),10e,10f。然后，以绝缘材料层10a至10f作为掩模，蚀刻绝缘材料层6a,6b、i层5a,5b、n⁺层3aa,3bb,3cc,3dd，以形成si柱11a,11b,11c,11d,11e,11f。在si柱11a至11f的底部形成n⁺层12a,12b,12c(未图示出),12d(未图示出),p⁺层13a,13b。然后，在n⁺层12a,12b下、并且在p层基板1a上形成n层2a。然后，在n⁺层12c,12d下的p层基板1a上形成n层2b。然后，在整体地形成薄的sio2层(未图示出)后，整体地被sin层(未图示出)覆盖。并且，在si柱11a至11f的外周部，形成sio2层15，该sio2层15的上表面位置位于比n⁺层12a,12b,12c,12d、p⁺层13a,13b的上表面还上方处。然后，从sio2层15的上表面去除包围上部si柱11a至11f的sin层、及sio2层。并且，通过例如化学清洗(chemicalcleaning)而在si柱11a至11f的侧面形成薄的sio2层(未图示出)，之后，采用原子层沉积(atomiclayerdeposition，ald)法，整体地形成作为栅极绝缘材料层的氧化铪(hfo2)层16。并且，整体地形成作为栅极导体层的氮化钛(tin)层17。

接着，如图2d的(a)部分至(c)部分所示，形成钨(w)膜(未图示出)，使得其上表面位置位于比绝缘材料层10a至10f还上方处。并且，通过化学机械抛光(chemicalmechanicalpolish，cmp)法，抛光w层、tin层17，而形成上表面位置与绝缘材料层10a至10f的上表面位置相同的w层20、tin层17a、hfo2层16a。

接着，如图2e的(a)部分至(c)部分所示，使用rie(reactiveionetching)法，对w层20及tin层17a进行回蚀(etchback)，以形成w层20a及tin层17b。

接着，如图2f的(a)部分至(c)部分所示，使用光刻法及rie法，形成：在俯视观看时包围si柱11a的w层22a,tin层23a、在俯视观看时包围si柱11b,11c的w层22b,tin层23b、在俯视观看时包围si柱11d,11e的w层22c,tin层23c、以及在俯视观看时包围si柱11f的w层22d,tin层23d(未图示出)。

接着，如图2g的(a)部分至(d)部分所示，在整体地覆盖sio2层(未图示出)之后，通过cmp法抛光，使sio2层的上表面位置与绝缘层10a至10f的上表面位置相同，而形成sio2层25。并且，整体地形成sin层26。然后，通过光刻法及rie法，对sin层26及sio2层25进行蚀刻，形成使底部成为w层22a至22d的上表面的空孔27a和空孔27b，该空孔27a在俯视观看时与n+层12a、p+层13a、w层22c连接，该空孔27b在俯视观看时与n+层12d、p+层13b、w层22b连接。另外，通过sio2层25的过度蚀刻(overetching)，sio2层25上的空孔27a,27b的底部会位在比w层22a至22d的上表面还下方处。

接着，如图2h的(a)部分至(d)部分所示，进一步进行w层22a至22d的蚀刻。并且，进一步进行sio2层25的蚀刻。借此，形成接触孔27aa，该接触孔27aa形成为：底部位在比w层22c的上表面还下方处、并且在俯视观看时位在n⁺层12a和p⁺层13a的边界上，并且使得该底部位在n⁺层12a、p⁺层13a的上表面位置、或位在n⁺层12a、p⁺层13a的内部。同样地，形成接触孔27aa，该接触孔27aa形成为：底部位在比w层22b的上表面还下方处、并且在俯视观看时位在n⁺层12d和p⁺层13b的边界上，并且使得该底部位在n⁺层12d、p⁺层13b的上表面位置，或位在n⁺层12d、p⁺层13b的内部。

接着，如图2i的(a)部分至(d)部分所示，使用ald法，在接触孔27aa,27bb内形成由例如由ti及tin所构成的阻挡(barrier)导体层(未图示出)。并且，随后整体地将w层(未图示出)形成为：使其上表面位置比绝缘材料层10a至10f、sio2层25的上表面位置还高。然后，通过cmp法，抛光并去除sio2层25上的w层及阻挡导体层。然后，蚀刻接触孔27aa,27bb内的w层及阻挡导体层的上部，以形成阻挡导体层28a,28b、w层29a,29b。借此，经由阻挡导体层28a、w层29a连接n⁺层12a、p⁺层13a、及w层22c。同样地，经由阻挡导体层28b、w层29b连接n⁺层12d、p⁺层13b、及w层22b。然后，整体地将sio2层(未图示出)形成为：使其上表面位置比绝缘材料层10a至10f的上表面位置还高。并且，通过cmp法，抛光sio2层，使其上表面位置与绝缘材料层10a至10f的上表面位置相同，而在接触孔27aa、27bb内的阻挡导体层28a,28b、w层29a,29b上形成sio2层30a,30b。

接着，如图2j的(a)部分至(d)部分所示，通过rie法蚀刻sio2层25,30a,30b的上层。然后，在si柱11a至11f的外周上形成sio2层32。然后，通过光刻法及离子注入法，在si柱11a,11c,11d,11f的顶部形成：n⁺层33a,33c,33d(未图示出),33f(未图示出)，并且在si柱11b,11e的顶部形成：p⁺层33b,33e。另外，由于n⁺层33a,33c,33d,33f、及p⁺层33b,33e成为sgt的源极或漏极，因此优选尽可能包含较多的施体或受体杂质。

接着，如图2k的(a)部分至(d)部分所示，整体地形成sio2层35。然后，通过光刻法及rie蚀刻法，在w层22a,22d上形成接触孔36a,36d，并且在si柱11c,11d上形成接触孔36b,36d。然后，在sio2层35上，形成经由接触孔36a,36d而与w层22a,22d连接的字符配线金属层wl、并且形成经由接触孔36b,36c而与n⁺层33c,33d连接的接地配线金属层vss1,vss2。然后，整体地形成sio2层37。然后，使用光刻法及rie蚀刻法，在si柱11a,11b,11e,11f上形成接触孔38a,38b,38c,38d。并且，在sio2层37上，形成经由接触孔38a而与n⁺层33a连接的位元配线金属层bl、经由接触孔38b,38而与p⁺层33b,33e连接的电源配线金属层vdd、以及经由接触孔38d而与n⁺层33f连接的反转位元配线金属层rbl。借此，在p层基板1a上形成sram单元电路。

在本实施方式中，提供以下的特点。

1.在本实施方式中，n⁺层12a、p⁺层13a、及与栅极tin层17b连接的w层22c为经由w层29a连接。w层29a形成为在w层22c内埋入于接触孔27aa的结构。同样地，w层29b形成为在w层22b内埋入于接触孔27bb的结构。借此，与没有所述埋入的情况相比，会确实地连接w层22c与w层29a。并且，由于可增大w层22c与w层29a的连接面积，因此与没有所述埋入的情况相比，可以减小w层22c与w层29a之间的连接电阻。这在w层22b与w层29b中也相同。

2.在本实施方式中，w层29a,29b的上表面位置比栅极tin层23a,23b,23c,23d的顶面位置，及与栅极tin层23a,23b,23c,23d连接的w层22a,22b,22c,22d的上表面位置还低。借此，w层29a,29b的上表面位置可确实地比栅极tin层23a,23b,23c,23d、以及w层22a,22b,22c,22d的上表面位置还低，所以可确实地防止：w层29a,29b与形成在sio2层35上的字符配线金属层wl、接地配线金属层vss1,vss2的电性短路不良。并且，还可以减小w层29a,29b与例如栅极tin层23a至23d、w层22a至22d的耦合电容。借此，可某求驱动电压的降低所带来的低消耗电力化。

3.在本实施方式中，接触孔27aa的底部形成为：位在比w层22c的上表面还下方处、并且在俯视观看时位在n⁺层12a和p⁺层13a的边界上，并且使得接触孔27aa的底部位在n⁺层12a、p⁺层13a的上表面位置、或位在n⁺层12a、p⁺层13a的内部。通过使接触孔27aa的底部形成为位在n⁺层12a、p⁺层13a的内部，可以增加w层29a与n⁺层12a、p⁺层13a的接触面积。借此，可以减小w层29a与n⁺层12a、p⁺层13a的连接电阻。该连接电阻减小效果会随着俯视观看时的接触孔27aa的面积的减小而增大。因此，对于sgt电路的高度集成化是有效的。

(第二实施方式)

以下，一面参照图3a至3e，一面说明本发明第二实施方式的作为具有sgt的柱状半导体存储装置的sram单元的制造方法。

如图3a的(a)部分至(d)部分所示，到形成图2g中的空孔27a,27b之前，进行与第一实施方式相同的步骤，之后，通过光刻法及sin层26、sio2层25的rie蚀刻法，在俯视观看时的包括n⁺层12a与p⁺层13a的边界的区域上、以及包括n⁺层12d与p⁺层13b的边界的区域上，形成接触孔40a,40b。

接着，如图3b的(a)部分至(d)部分所示，在接触孔40a,40b内，形成阻挡导体层41a,41b(未图示出)、及w层42a,42b(未图示出)，且使得该阻挡导体层41a,41b及该w层42a,42b的上表面位置比w层22a至22d的上表面位置还低。然后，形成sio2层43a,43b，该sio2层43a,43b在w层42a,42b及阻挡导体层41a,41b之上，且在接触孔40a,40b内。

接着，如图3c的(a)部分至(d)部分所示，在整体地形成sin层45之后，通过光刻法及sin层45,sio2层25的rie蚀刻法，形成：接触孔46a，在俯视观看时与接触孔40a、w层22c连接；及接触孔46b，在俯视观看时与接触孔40b、w层22b连接。此时，接触孔46a的底部成为w层42a,22c的上表面，并且接触孔46b的底部成为w层42b,22b的上表面。

接着，如图3d的(a)部分至(d)部分所示，随后蚀刻w层42a,42b,22c,22b、及阻挡导体层41a,41b。借此，形成：接触孔46aa,46bb，具有从w层22c,22b上表面连接到内部的凹部。

接着，如图3e的(a)部分至(d)部分所示，在接触孔46aa,46bb内及sin层45上形成阻挡导体层(未图示出)及w层(未图示出)，且通过cmp法抛光将阻挡导体层及w层抛光到sio2层25的上表面为止。然后，通过rie法蚀阻挡导体层及w层。于是，在阻挡导体层41a,41b及w层42a,42b上形成阻挡导体层48a,48b及w层49a,49b，使得其上表面位置比栅极w层22a至22d的上表面位置还低。然后，在阻挡导体层48a,48b及w层49a,49b上的接触孔46aa,46bb内形成sio2层50a,50b。并且，通过进行与图2i至图2k相同的步骤，在p层基板1a上形成sram电路。

在本实施方式中，提供以下的特点。

在第一实施方式中，经由通过一次光刻法及rie蚀刻法形成的接触孔27aa,27bb进行：n⁺层12a、p⁺层13a与w层22c的连接、以及n⁺层12d、p⁺层13b与w层22b的连接(参照图2h)。相对于此，在本实施方式中，最初的接触孔40a,40b形成在n⁺层12a,12d、p⁺层13a,13b的顶面，并且在对最初的接触孔40a,40b埋入w，使得其顶面位置达w层22a至22d的上表面位置之后，形成第二次的接触孔46aa,46bb。因此，第二次的接触孔46aa,46bb可以在w层42a,42b及w层22b,22c上以相同的深度形成。借此，可确实地形成w层49a,49b。

(第三实施方式)

以下，一面参照图4a、图4b，一面说明本发明第三实施方式的作为具有sgt的柱状半导体存储装置的sram单元的制造方法。

如图4a的(a)部分至(d)部分所示，进行至第二实施方式的图3d所示的步骤，使用w的选择性外延法形成：w层51a,51b，在阻挡导体层41a,41b及w层42a,42b上、并且在接触孔46aa,46bb的底部。在w的选择性成长法中(参照非专利文献2)，w原子不会附着在作为绝缘材料层的sio2层25和绝缘材料层10a至10f的表面上，而是形成在接触孔46aa的底部的w层42a,22c上、阻挡导体层41a上、接触孔46bb的底部的w层42b,22b上、以及阻挡导体层41b上。并且，通过进一步促进w的成长，以进行w的水平方向的成长，而形成与w层42a及w层22c连接的w层51a、以及与w层22b及w层42b连接的w层51b。

接着，如图4b的(a)部分至(d)部分所示，与第二实施方式的图3e所示同样地，在接触孔46aa,46bb内形成sio2层52a,52b，该sio2层52a,52b在w层51a和51b上，并且其上表面位置与sio2层25及绝缘材料层10a至10f的上表面位置相同。然后，于其后，通过进行第一实施方式的图2j和2k所示的步骤，可以在p层基板1a上形成sram电路。

在本实施方式中，提供以下的特点。

在第二实施方式中，如使用图3d、图3e所说明，在接触孔46aa,46bb内及sin层45上形成阻挡导体层(未图示出)及w层(未图示出)，且通过cmp法将阻挡导体层及w层抛光到sio2层25的上表面为止。并且，通过rie法蚀刻阻挡导体层及w层。并且，在阻挡导体层48a,48b及w层49a,49b之上的接触孔46aa,46bb的底部，形成阻挡导体层48a,48b及w层49a,49b。相对于此，在本实施方式中，不使用cmp法、rie法，而是直接通过w的选择性成长法，在阻挡导体层41a,41b及w层42a,42b之上直接形成w层51a,51b。借此，使制造步骤简略化。

(第四实施方式)

以下，一面参照图5a、图5b，一面说明本发明第四实施方式的作为具有sgt的柱状半导体存储装置的sram单元的制造方法。

如图5a的(a)部分至(d)部分所示，进行至图3a中形成接触孔40a,40b的步骤，然后，通过化学气相沉积(chemicalvapordeposition,cvd)法、或ald法整体地沉积sio2层(未图示出)，并且,通过rie法蚀刻sio2层，以在接触孔40a,40b的侧面形成sio2层53a,53b。

接着，如图5b的(a)部分至(d)部分所示，与图3b同样地，在接触孔40a,40b内形成阻挡材料层54a,54b及w层55a,55b。并且，通过执行与第二实施方式相同的步骤，可在p层基板1a上形成sram电路。

在本实施方式中，提供以下的特点。

本实施方式中，在w层55a,55b及w层22a至22d之间，存在作为绝缘材料层的sio2层53a,53b。借此，可以防止：由于形成接触孔40a,40b时的光刻法中的掩模未对准，而发生的w层55a,55b与w层22a至22d之间的电性短路不良。

(第五实施方式)

以下，一面参照图图6a、图6b，一面说明本发明第五实施方式的作为具有sgt的柱状半导体存储装置的sram单元的制造方法。

如图6a的(a)部分至(c)部分所示，进行至第一实施方式的图2f所示的步骤，接着通过ald法整体地形成sin层56。

如图6b的(a)部分至(d)部分所示，通过光刻法及rie法在n⁺层12a,12d、p⁺层13a,13b、以及w层22c,22b之上形成接触孔27aa,27bb。并且，通过进行图2i至2k所示的步骤，可以在p层基板1a上形成sram电路。

在本实施方式中，提供以下的特点。

本实施方式中，在接触孔27aa,27bb以及w层22a至22d之间具有sin层56及sio2层25。接触孔27aa,27bb通过利用sio2层25的rie法的蚀刻而形成。在这种情况下，sin层56发挥对于sio2层25的蚀刻的蚀刻阻挡层(etchingstopper)的作用。借此，可以防止由于形成接触孔27aa,27bb时的光刻法中的掩模未对准而导致的w层22a至22d与w层29a,29b的电性短路不良。

(第六实施方式)

以下，一面参照图7a、图7b，一面说明本发明第六实施方式的作为具有sgt的柱状半导体存储装置的sram单元的制造方法。

如图7a的(a)部分至(d)部分所示，进行至第一实施方式中的图2f的步骤，并且形成：其上表面位置与w层22a至22d的上表面位置相同，且属于低介电常数材料的例如含有碳的sio2层(sioc:carbon-incorporatedsiliconoxide)层60。该sioc层60以使其上表面位置比绝缘材料层10a至10f的上表面还上方的方式整体地沉积sioc层(未图示出)，并且，在通过cmp法使上表面平坦化之后，通过rie蚀刻法，以使上表面位置成为w层22a至22d的上表面位置的方式蚀刻而形成。

接着，包围si柱的外周形成sio2层61。并且，与第一实施方式的图2h同样地，整体地形成sin层26。于是，如图7b的(a)部分至(d)部分所示，形成：接触孔27aa，底部位在比w层22c的上表面还下方处，并且位在n⁺层12a、p⁺层13a上；以及接触孔27bb，底部位在比w层22b的上表面还下方处，并且位在n⁺层12d、p⁺层13b上。并且，通过进行图2i至2k所示的步骤，可以在p层基板1a上形成sram电路。

在本实施方式中，提供以下的特点。

在本实施方式中，采用具有较低的相对介电常数的sioc层60(相对介电常数：2.7至2.9)，来代替第一实施方式中的sio2层25(相对介电常数：3.9至4.3)。借此，当完成sram电路时，与第一实施方式相比，可减小位在低介电常数sioc层60的两侧的作为栅极导体层的w层22a至22d、与作为连接配线导体层的w层29a,29b的耦合电容。借此，可某求驱动电压的降低所带来的低消耗电力化。

(第七实施方式)

以下，一面参照图8a、图8b，一面说明本发明第七实施方式的作为具有sgt的柱状半导体存储装置的sram单元的制造方法。

在进行第一实施方式的图2a至图2i中说明的步骤之后，如图8a的(a)部分至(d)部分所示，去除sio2层25,30a,30b。借此，在w层22a至22d与w层29a之间形成包括狭窄部分的空间63。

然后，通过cvd法形成sio2层64。在该sio2层64的形成中，在w层22a至22d与w层29a,29b之间的狭窄部分形成空孔

65a,65b,65c,65d。

并且，通过进行与第一实施方式中的图2j、图2k相同的步骤，在p层基板1a上形成sram电路。

在本实施方式中，提供以下的特点。

本实施方式中，在作为栅极导体层的w层22a至22d、和作为连接配线导体层的w层29a,29b之间存在有非介电常数为1的空孔65a,65b,65c，借此，与整体地使用非介电常数为3.9至4.3的sio2层25的第一实施方式相比，可减小作为栅极导体层的w层22a至22d、和作为连接配线导体层的w层29a,29b之间的耦合电容。借此，可某求驱动电压的降低所带来的低消耗电力化。

(第八实施方式)

以下，一面参照图9a至图9e，一面说明本发明第八实施方式的具有sgt的cmos反相器串链电路的制造方法。

如图9a的(a)部分至(d)部分所示，通过使用si外延生长法，从下方依次在n⁺层基板70上形成i层71、n⁺层72、p⁺层73、i层74。

接着，如图9b的(a)部分至(d)部分所示，形成例如由sio2层及sin层所构成的掩模材料层75a,75b,75c。然后，使用掩模材料层作为蚀刻掩模，形成si柱76a,76b,76c。借此，在si柱76a,76b,76c内形成n⁺层72a,72b,72c、及p⁺层73a,73b,73c。然后，包围si柱76a,76b,76c而形成例如hfo2层(未图示出)，作为栅绝缘材料层。然后，包围hfo2层而形成作为栅极导体层的例如tin层(未图示出)、及w层(未图示出)。然后，在w层的外周部形成上表面位置位于n⁺层72a,72b,72c的下端的sin层90a。然后，开设孔部，在垂直方向中，以该孔部的下端作为n⁺层72a,72b,72c的下端、以该孔部的上端作为p⁺层73a,73b,73c的上端，并沿水平方向贯通w层、tin层、hfo2层79a,79b,79c而到达n⁺层72a,72b,72c、及p⁺层73a,73b,73c的侧面。借此，上下分离hfo2层、tin层、w层，而形成hfo2层78,79a,79b,79c、tin层80a,80b,80c,81a,81b,81c、w层82a,82b,82c,83a,83b,83c。在俯视观看时，沿着y-y‘线段所形成的包围si柱76a,76c的tin层80a,81a,80c,81c、w层82a,82c,83a,83c和包围si柱76b的tin层80b,81b、w层82b,83b在上下方向错开配置。并且，在孔部的上下侧面形成sio2层85a,85b,85c,86a,86b,86c。于是，形成与n⁺层72a、p⁺层73a的侧面连接的例如nisi层88a、与n⁺层72b、p⁺层73b的侧面连接的nisi层88b、以及与n⁺层72c、p⁺层73c的侧面连接的nisi层88c。在俯视观看时，各个si柱76a,76b,76c中，nisi层88a,88b,88c、tin层80a,80b,80c,81a,81b,81c、和w层82a,82b,82c,83a,83b,83c在y-y’方向中为上下错开而配置。并且，形成sio2层90b，其上表面位置位于w层83a,83b,83c的上表面。然后，形成sio2层90c，其上表面位置与掩模材料层75a,75b,75c的上表面位置相同。

接下来，如图9c的(a)部分至(d)部分所示，形成：接触孔93a，贯通sio2层90c、w层83a、sio2层86a、sio2层90b、sio2层85a，且其底部到达w层82a内部；接触孔93b，贯通sio2层90c、w层83b、sio2层86b、sio2层90b、sio2层85b，且其底部到达w层82b内部；以及接触孔93a，贯通sio2层90c、w层83c、sio2层86c、sio2层90b、sio2层85c，且其底部到达w层82c内部。并且，在接触孔93a,93b,93c的内部形成：阻挡导体层91a,91b,91c、及w层92a,92b,92c，该阻挡导体层91a,91b,91c、及w层92a,92b,92c的上表面位置比w层83a,83b,83c的上表面位置还低。

接着，如图9d的(a)部分至(d)部分所示，贯通sio2层90c、sio2层90b，形成：接触孔97a，底部连接至nisi层88a上和w层83b内部；接触孔97b，底部连接至nisi层88b上和w层83c内部；以及接触孔97c，底部连接至nisi层88c上和w层(未图示出)内部。并且，在接触孔97a,97b,97c的内部形成：阻挡导体层95a,95b,95c、及w层96a,96b,96c，该阻挡导体层95a,95b,95c、及w层96a,96b,96c的上表面位置比w层83a,83b,83c的上表面位置还低。

接下来，如图9e的(a)部分至(d)部分所示，通过rie法去除tin层81a,81b,81c、hfo2层79a,79b,79c的上部、sio2层90c、掩模材料层75a,75b,75c。并且，通过例如离子注入法，在si柱76a的顶部形成p⁺层98a、在si柱76b的顶部形成p⁺层98b、以及在si柱76c的顶部形成p⁺层98c。然后，形成sio2层99，该sio2层99填埋接触孔97a,97b,97c，并且上表面整体地呈平坦。并且，在w层92a上形成接触孔100a、在p⁺层98a,98b,98c上形成接触孔100b,100c,100d。然后，形成：经由接触孔100a连接到w层82a,83a的输入配线金属层vin、以及经由接触孔100b,100c,100d连接到p⁺层98a,98b,98c的电源配线金属层vdd。于是，底部的n⁺层基板70a在外部与接地配线金属层(未图示出)连接。借此，在n⁺层基板70a上形成cmos反相器串链电路。

本实施方式中，提供以下的特点。

在本实施方式，于在硅柱76a,76b,76c的上下形成有两个sgt的结构中，经由作为连接导体层的w层96a,92b连接：在垂直方向分为三层而形成的nisi层88a、作为栅极导体层的w层82b、及w层83b。参照第二实施方式，n⁺层12a、p⁺层13a对应于nisi层88a，栅极的w层22c对应于栅极的w层83b，作为连接导体层的w层42a对应于连接导体层的w层92a，作为连接导体层的w层49a对应于连接导体层的w层96a。然而，在第一实施方式中，作为连接导体层的w层42a的底部停止在栅极的w层22c的内部，相对于此，在本实施方式中，作为连接导体层的w层92a沿着垂直方法连接栅极的w层82b、及栅极的w层83b而形成。这显示出，在俯视观看时，可以在重叠的层间高密度地形成连接。因此，可达成使用sgt的电路的高密度化。

另外，在第一实施方式中，已说明了在p层基板1a上形成sram电路的情形，但是也可使用例如soi(silicononinsulator，绝缘层上覆硅)等其它的基板。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，已经说明了形成sram单元电路的情形，但是本发明也可以应用于其它使用sgt的电路。在第一实施方式中，通过w层29a连接位在一个si柱11a的底部的n⁺层12a、及另一个si柱11d的栅极w层22c。此外，通过w层29a连接位在一个si柱11a的底部的n⁺层12a、及另外的si柱11e的栅极w层22c。同样地，通过w层29a连接位在一个si柱11b的底部的p⁺层13a、及另外的si柱11d,11e的栅极w层22c。如上所述，本发明应用于位在形成一个sgt的si柱的底部的杂质层、与形成另外的sgt的si柱的栅极导体层的连接。因此，本发明也可适用于用以连接一个mos场效应晶体管的源极或漏极与另外的mos场效应晶体管的栅极的电路，例如，各种触发器(flipflop)电路、锁存电路、dram(randomaccessmemory)的感应(sense)电路等。借此，谋求这些电路的高度集成化。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，已说明了在各si柱11a至11f形成一个sgt的情形，但本发明也可以适用于在各si柱11a至11f形成两个以上的sgt的情形。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，形成了栅极tin层23a至23d及与其连接的w层22a至22d。相对于此，栅极tin层23a至23d和w层22a至22d也可为其它材料层。此外，栅极tin层23a至23d和w层22a至22d也可由相同的材料层所形成。另外，包括阻挡金属层在内，栅极tin层23a至23d和w层22a至22d也可以是由多个层所构成的导体层。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，si柱11a至11f的底部的n⁺层12a至12d、p⁺层13a,13b为与si柱11a至11f的底部连接而沿水平方向延伸而形成。在n⁺层12a至12d、p⁺层13a,13b中，沿水平延伸的区域具有用以在该区域上形成连接w层29a,29b的作为杂质区域连接层的作用。沿该水平方向延伸的杂质区域连接层也可由其它的半导体或导电材料层形成。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，w层22a至22d与作为栅极导体层的tin层23a至23d连接并沿水平方向延伸。w层22a至22d具有用以在w层22a至22d上形成连接w层29a,29b的栅极连接导体层的作用。沿此水平方向延伸的栅极连接导体层可为与栅极导体层相同的导体材料层、或者也可为不同的导体材料层。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，接触孔27aa,27bb被形成在n⁺层12a,22d、p⁺层13a,13b上。相对于此，接触孔27aa,27bb也可形成在硅化物(silicide)层或金属层上，该硅化物层或金属层形成在n⁺层12a,22d、p⁺层13a,13b上。此外，也可以在si柱11a至11f的下部形成n⁺层或p⁺层，并且在与所述n⁺层或p⁺层侧面连接的低电阻的半导体层或导体层上形成接触孔27aa,27bb。另外，与该n⁺层或p⁺层侧面连接的低电阻的半导体层也可连接相同的半导体层来形成、或者由不同的半导体层来形成。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，虽使用hfo2层16a作为栅极绝缘膜，但也可使用其它的材料层。此外，也可由多个材料层来形成栅极绝缘材料层。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，虽使用以si为材料的si柱11a至11f、n⁺层12a至12d,33a,33c,33d,33f、p⁺层13a,13b,33b,33e，但也可使用其它的半导体材料。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，sgt的源极及漏极由相同的导电率所形成。相对于此，也可使用源极及漏极的导电率不同的隧道(tunnel)型sgt。这种方式也同样适用于其它的实施方式。

此外，在第一实施方式中，使用光刻法进行各材料层的图案化。在该光刻法中，不仅可以单独地图案化抗蚀剂层，而且可以在抗蚀剂层之下形成单层或多层的材料，以形成要蚀刻的材料层的掩模材料层。这种方式也同样适用于其它的实施方式。

此外，在第二实施方式中，首先，形成n⁺层12a、p⁺层13a上的接触孔43a、以及n⁺层12d、p⁺层13b上的接触孔43b。然后，接着形成：在俯视观看时跨在接触孔43a和w层22c的接触孔46a、在俯视观看时跨在接触孔43b和在w层22b的接触孔46b。也可改变形成该接触孔43a,43b、以及接触孔46a,46b的顺序。

此外，在第二实施方式中，虽在w层42a,22b上形成阻挡导体层48a,48b，但w层42a,22b和w层49a,49b的连接中也可不需阻挡导体层48a,48b。在采用其它的导体材料层来代替w层42a,22b和w层49a,49b的情形，若电路动作上也可以不需要阻挡导体层，则也可不设置该阻挡导体层。这种方式也同样适用于至少连接两个导体层以连接w层42a,22b和w层49a,49b的其它的实施方式。

此外，在第三实施方式及第四实施方式中，形成由选择性生长法所形成的w层51a,51b,55a,55b。但是，也可为由选择性生长法所形成的其它的导体材料，来代替w层51a,51b,55a,55b。

此外，在第四实施方式中，虽在接触孔40a,40b的侧面形成sio2层53a,53b，但也可使用其它的绝缘材料层来代替sio2层53a,53b。

此外，第五实施方式使用第一实施方式的步骤进行说明，但也同样适用于其它的实施方式。

此外，在第五实施方式中，sin层56只要是对于形成接触孔27aa,27bb时的蚀刻作为蚀刻阻挡层的材料即可，也可为其它的绝缘材料层。

此外，在第六实施方式中，使用了低介电常数材料的sioc层60，但也可例如为多孔二氧化硅(silica)、siof等的其它材料层。

此外，也可使用其它的绝缘层，来代替在第七实施方式中的sio2层64。

此外，在第七实施方式中，于位在w层29a的两侧的w层22a,22b之间的sio2层64形成空孔65a,65b。这些空孔65a至65d的形成部位，也可根据sram单元或其它电路的设计而不同。

此外，在第八实施方式中，以形成cmos反相器串链电路的情形进行说明，但也可适用于其它使用sgt的电路。

此外，在第八实施方式中，通过作为连接导体层的w层92b来进行栅极w层82b和栅极w层83b的连接，但根据形成电路，也可以是在相同si柱76b中的w层83b与杂质区域p⁺层73b、n⁺层72b中的任一层或两层的连接、或者是杂质区域n⁺层70a连接。

此外，在第八实施方式中，w层96a连接：与p⁺层73a、n⁺层72a连接的nisi层88a、以及与栅极tin层81b连接的w层83b。相对于此，根据要形成的电路，w层96a也可以连接到要与p⁺层73a、n⁺层72a的任一层连接的连接导体层。此外，在si柱76a中，w层96a也可连接到位在比p⁺层73a、n⁺层72a还下部的w层82a、n⁺层70a的任一层或两层。这种方式在与si柱76a以外的si柱76c的关系中也相同。而且，根据要形成的电路，跨在si柱76b和其它多个si柱之间的连接也相同。

此外，在第八实施方式中，已说明了本发明应用于在一个si柱形成两个sgt的电路的情况，但本发明还适用于在一个si柱形成一个或三个以上的sgt的情况。在一个si柱形成一个sgt的电路中，具有栅极导体层、及经由接触孔连接的导体层，该接触孔贯通位在该栅极导体层的下部的源极或漏极的杂质区域。此外，在一个si柱形成三个以上的sgt的情形，会形成与接触孔93b相对应并连接例如三个以上的导体层或杂质区域的贯通接触孔。

此外，在第八实施方式中开设孔部，在垂直方向中，以该孔部的下端作为n⁺层72a,72b,72c的下端、以该孔部的上端作为p⁺层73a,73b,73c的上端，并沿水平方向贯通w层、tin层、hfo2层79a,79b,79c而到达n⁺层72a,72b,72c、及p⁺层73a,73b,73c的侧面。借此，上下分离hfo2层、tin层、w层，而形成hfo2层78,79a,79b,79c、tin层80a,80b,80c,81a,81b,81c、w层82a,82b,82c,83a,83b,83c。也可与其相对，首先，形成hfo2层78、tin层80a,80b,80c、w层82a,82b,82c，并且在上下形成具有sio2层85a,85b,85c,86a,86b,86c的nisi层88a,88b,88c，然后，形成hfo2层79a,79b,79c、tin层81a,81b,81c、w层83a,83b,83c。此外，也可通过其它的方法及材料层来形成各sgt的栅极绝缘层、栅极导体层、与n⁺层72a,72b,72c、p⁺层73a,73b,73c连接的导体连接层、以及该导体连接层上下的绝缘层。

此外，在第一实施方式中已说明了：形成为使接触孔27aa的底部位在n⁺层12a、p⁺层13a的内部，借此可增大w层29a和n⁺层12a,p⁺层13a的接触面积。借此，可减小w层29a和n⁺层12a,p⁺层13a的连接电阻。这种方式也同样适用于其它的实施方式。

在不脱离本发明的广义精神和范围的情况下，本发明能够进行各种实施方式及变形。此外，上述实施方式用于描述本发明的一个实施例，并非限制本发明的范围。上述实施方式及变形例可以任意组合。此外，即使根据需要省略了上述实施方式的构成元件的一部分，也仍落入本发明技术思想的范围内。

[产业上的可应用性]

根据本发明的柱状半导体存装置件及其制造方法，可以获得具有高集成度、高性能、低成本的半导体装置。

主要元件符号说明

pc1、pc2p沟道sgt

nc1、nc2、nc3、nc4、sn1、sn2n沟道sgt

blt位元线端子

blrt反转位元线端子

wlt字符线端子

vss接地端子

vdd电源端子

gp1、gp2、gn1、gn2、gn3、gn4、gs1、gs2栅极

1、1ap层基板

2、2a、2bn层

3a、3b、3aa、3bb、12a、12b、12c、12d、33a、33c、33f、72、72a、72b、72cn⁺层

4、4a、4b、13a、13b、33b、33e、73、73a、73b、73cp⁺层

5、5a、5b、71、74i层

6、6a、6b、10a、10b、10c、10d、10e、10f、75a、75b、75c

绝缘材料层

11a、11b、11c、11d、11e、11、76a、76b、76csi柱

14、26、45、56、90asin层

15、25、30a、30b、32、35、36、37、43a、43b、50a、50b、52a、52b、53a、53b、64、77、90b、90c、99、85a、85b、85c、86a、86b、86csio2层

16、16a、78、79a、79b、79chfo2层

17、17a、17b、23a、23b、23c、23d、80a、80b、80c、81a、81b、81ctin层

20、20a、22a、22b、22c、22d、29a、29b、42a、42b、49a、49b、51a、51b、55a、55b、82a、82b、82c、83a、83b、83c、92a、92b、92c、96a、96b、96cw层

27a、27b空孔

27aa、27bb、36a、36b、36c、36d、38a、38b、38c、38d、40a、40b、46a、46b、46aa、46bb、93a、93b、93c、97a、97b、97c、100a、100b、100c、100d接触孔

28a、28b、41a、41b、48a、48b、54a、54b、91a、91b、91c、95a、95b、95c阻挡导体层

wl字符配线金属层

vss1、vss2接地配线金属层

bl位元配线金属层

rbl反转位元配线金属层

vdd、vdd电源配线金属层

60sico层

63空间

65a、65b、65c空孔

70、70an⁺层基板

88a、88b、88cnisi层。