存储器单元的制作方法

本公开关于一种具有一垂直晶体管的存储器单元，特别涉及一种具有一垂直环绕式栅极(gateallaround，gaa)晶体管的动态随机存取存储器(dynamicrandomaccessmemory，dram)单元。

背景技术：

dram单元一般包括一金氧半场效应晶体管(mosfet)和一电容器，建置在一半导体硅基底中或其上。随着半导体积体整合技术不断地增加，元件尺寸必然相应缩小，以便制造具有更大存储器容量和更高处理速度的dram元件。

由于三维(3d)电容器结构越来越小，而仅占半导体基底中较小的面积，因此，3d电容器，例如深沟渠电容器，将应用在64百万字节中并含以上的dram制造中。然而，对于传统的dram单元，虽然电容器已经设计成三维，然而晶体管仍设计为二维并覆盖半导体基底还不少的区域，而不能满足半导体积体高度整合的需要。因此dram单元阵列的整合受到限制。

上文的「现有技术」说明仅提供背景技术，并未承认上文的「现有技术」说明公开本公开的标的，不构成本公开的现有技术，且上文的「现有技术」的任何说明均不应作为本案的任一部分。

技术实现要素：

本公开的一个实施例提供一种存储器单元。该存储器单元包括一基底、一深沟渠电容器，形成在该基底中，以及一垂直晶体管，形成在该基底上且电性连接至该深沟渠电容器。该垂直晶体管包括一源极区和一漏极区，堆叠在该基底上、一通道区，垂直夹在该源极区和该漏极区之间，以及一栅极结构，环状围绕该通道区。

在一些实施例中，该深沟渠电容器包括一埋入板、一储存节点以及一节点介电层，而该节点介电层夹在该埋入板和该储存节点之间。

在一些实施例中，该存储器单元还包括一扩散区，形成在该基底中，且该扩散区电性连接至该深沟渠电容器的储存节点和该垂直晶体管的源极区。

在一些实施例中，该基底包括一第一导电型；该源极区、该漏极区和该扩散区包括一第二导电型；且该第一导电型与该第二导电型互补。

在一些实施例中，该扩散区的一掺杂浓度、该源极区的一掺杂浓度和该漏极区的一掺杂浓度实质相同。

在一些实施例中，该深沟渠电容器的一深度长至少为该垂直晶体管的一高度长的二十倍。

在一些实施例中，该源极区、该漏极区和该通道区包括一磊晶半导体材料。

在一些实施例中，该栅极结构包括一栅极导电层和一栅极电介质层，而该栅极电介质层夹在栅极导电层和通道区之间。

在一些实施例中，该栅极导电层包括一半导体层。

在一些实施例中，该通道区借着该源极区，垂直间隔开该基底。

在一些实施例中，该漏极区的高度大于该通道区的高度和该源极区的高度。

在一些实施例中，该存储器单元，还包括一位元线，电性连接至该垂直晶体管的漏极区。

在一些实施例中，该存储器单元还包括一接触结构，电性连接至该位元线和该漏极区。

在一些实施例中，该接触结构，形成在该漏极区的顶部上。

在一些实施例中，该接触结构环状围绕至少该漏极区的侧壁的一部分。

在本公开中，该存储器单元由形成在该基底中的该深沟渠电容器和形成在该基底上的垂直晶体管所构成。此外，该垂直晶体管是一垂直环绕式栅极(gaa)晶体管。结果，由于载子迁移率得到了改善，所以获得了高性能的晶体管，且因通道漏电流(channelleakagecurrent)被抑制，所以达到了对通道区306更好的电气控制。另外，因为该垂直gaa晶体管表现较少的电荷分享，以致深沟渠电容器200的电容性变差。

值得注意的是，该垂直gaa晶体管是一种比传统平面晶体管更为精巧的3d元件。因此，能达到更高的晶体管密度。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的公开内容，附图中相同的元件符号指相同的元件。

图1是根据本公开的一些实施例，一存储器单元的剖面示意图；

图2是根据本公开的一些实施例，该存储器单元的局部放大示意图；以及

图3是根据本公开的一些实施例，该存储器单元的局部放大示意图。

附图标记说明：

10存储器单元

100基底

110扩散区

120介电结构

200深沟渠电容器

202深沟渠

204扩散区/埋入板

206节点介电层

208储存节点

210环状氧化层

212多晶硅层

214多晶硅层

216浅沟槽隔离(sti)结构

300垂直晶体管

302源极区

304漏极区

306通道区

308栅极结构

310a栅极导电层

310b栅极介电层

320接触结构

320’接触结构

bl位元线

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。

「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。

图1是根据本公开的一些实施例，一存储器单元10的剖面示意图，而图2和图3则是根据本公开的一些实施例，为该存储器单元10的垂直晶体管300和接触结构320和320’的局部放大示意图。应可轻易理解，在图1至图3中所相同的元件由相同的符号来标示。

参照图1，存储器单元10包括一基底100、一深沟渠电容器200，形成在基底100中，以及一垂直晶体管300，形成在该基底上。值得注意的是，根据本公开的实施例，垂直晶体管300电性连接至深沟渠电容器200。依旧参照图1，一介电结构120，例如一层间介电层(interlayerdielectriclayer,ild)，形成在基底100上，且垂直晶体管300嵌入介电结构120中。存储器单元10还包括一位元线(bl)，形成在介电结构120上，且垂直晶体管300电性连接至该位元线(bl)。

参照图1，基底100可以包括一半导体材料，例如硅(si)或是锗(ge)。基底100也可以是磊晶硅或是绝缘层覆硅(soi)的材料。在一些实施例中，可用p-型半导体si基底为例。形成在基底100中的深沟渠电容器200可借着以下步骤形成，但本公开不限于此。在一些实施例中，衬垫氧化层(未绘示于图中)、衬垫氮化层(未绘示于图中)以及硼磷硅玻璃层(bpsg)(未绘示于图中)依序形成在基底100上。接下来，执行黄光微影和蚀刻工艺。因而深沟渠202形成在基底100中。如图1所示，深沟渠202垂直向下延伸至基底100中。在一些实施例中，深沟渠202的深度约为4.8微米(μm)，但本公开不限于此。再来，如图1所示，重掺杂n型扩散区204，形成在深沟渠202的下部中，来用作深沟渠电容器200的埋入板204。然后，一节点介电层206，例如氮化硅层(sin)、氧化硅层(sio)或氮氧化硅层(sion)，以及作为储存节点208的n+型掺杂多晶硅层208，形成在深沟渠202的下部中。同样如图1所示，节点介电层206被夹在埋入板204和储存节点208之间。由于埋入板204、节点介电层206和储存节点208的形成步骤是现有技艺人员所熟知的，为了简洁起见，省略该形成细节。

同样参照图1，在完成深沟渠电容器200后，形成一环状氧化层210在深沟渠202的中间部的侧壁上。接着，形成一具有n+型掺杂的另一多晶硅层212，填入被环状氧化层210所围绕的开口中。接下来，同样形成另一多晶硅层214而覆盖多晶硅层212和环状氧化层210。随后，形成浅沟槽隔离(sti)结构216在基底100中。如图1所示，sti结构216覆盖且接触一部分的多晶硅层212、一部分的环状氧化层210和一部分的多晶硅层214。在一些实施例中，sti结构216的顶表面和基底100的顶表面是共面的。

扩散区110形成在靠近深沟渠202的顶部的基底100中，用以连接深沟渠电容器200至一元件。因此，扩散区110可被称作为节点接面。在一些实施例中，借着热退火处理(thermalannealing)，多晶硅层212的n+掺杂可借着多晶硅层214扩散至基底100中，而形成扩散区110。因此，多晶硅层214被称作为埋入带214。

参照图1至图3，存储器单元10还包括一垂直晶体管300，形成在基底100上。在一些实施例中，深沟渠电容器200的深度长至少是垂直晶体管300的高度长的二十倍。在一些实施例中，垂直晶体管300的高度约为200纳米(nm)，但本公开不限于此。参照图2和图3，垂直晶体管300可包括一布线结构，垂直生长在基底100上，且该垂直布线结构可包括一半导体材料。在一些实施例中，该半导体材料可以包括硅；锗；硅锗；iii-v族化合物，例如砷化镓(gaas)、砷化铟镓(ingaas)、氮化镓(gan)或磷化铟(inp)或其任何组合。垂直布线结构可借着分子束磊晶(molecularbeamepitaxy,mbe)技术形成。此外，借着添加杂质至源气体，可获得均匀掺杂的垂直布线结构。例如，沉积一源极层、沉积一通道层在该源极层上，以及沉积一漏极层在该通道层上。然后蚀刻源极层、通道层和漏极层而形成一垂直布线结构，该垂直布线结构具有一纵轴，垂直于基底100的表平面。结果，垂直晶体管300包括一源极区302和一漏极区304，垂直堆叠在基底上，以及一通道区306垂直夹在源极区302和漏极区304之间，如图2和3所示。源极区302和漏极区304可包括一磊晶半导体材料。此外，通道区306借着源极区302与基底100垂直间隔开。在一些实施例中，漏极区304的高度大于通道区306的高度和源极区302的高度，但不限定于此。例如，在一些实施例中，漏极区304的高度约为100nm，通道区306和源极区302皆约为50nm，但本公开不限于此。

如图2和图3所示，栅极结构308形成环形带状以围绕通道区306。值得注意的是，通道区306为一垂直于源极区302和漏极区304之间的区域，且被栅极结构308围绕。栅极结构308包括一栅极导电层310a和一栅极介电层310b，栅极介电层310b夹在栅极导电层310a和通道区306之间。也就是说，栅极导电层310a和栅极介电层310b同轴围绕着通道区306。栅极介电层310b可包括任其合用的介电材料或其组合的材料，或采用任其合用的技术。例如，在一些实施例中，栅极介电层310a可包括氧化铪(hfo2)、氧化锆(zro2)、氧化钽(ta2o5)、氧化硅(sio2)、氧化铝(al2o3)、氧化钛(tio2)、镧氧化物(la2o3)、硅酸铪(hfsio4)、硅酸锆(zrsio4)、钛酸锶(srtio3)或其任其组合。然而应注意的是本公开并不限于此，根据一些实施例，栅极介电层310b可包括任一介电材料，例如低介电(low-k)介电质、高介电(high-k)介电质或其它介电材料，根据所给定应用的需要。栅极导电层310a可包括一半导体层。然而，在一些实施例中，栅极导电层310a也可包括金属层。

回头参照图1，如上所述，垂直晶体管300电性连接至深沟渠电容器200。特别是，源极区302通过扩散区110及多晶硅层214、212电性连接至深沟槽电容器200的储存节点208。也就是说，扩散区110电性连接至深沟渠电容器200的储存节点208和垂直晶体管300的源极区302。如上所述，源极区302和漏极区304可于沉积时被掺杂；因此，源极区302和漏极区304可包括与扩散区110相同的导电型。此外，扩散区110的掺杂浓度、源极区302的掺杂浓度和漏极区的掺杂浓度304则实质相同。

参照图2和图3，如上所述，垂直晶体管300电性连接至位元线bl。在一些实施例中，存储器单元10还包括一接触结构320或320’，以及垂直晶体管300的漏极区304是借着接触结构320或320’电性连接至位元线bl。接触结构320和320’可包括任一合用的导电材料或其材料的组合，采用合用的技术中的任何一种。例如，接触结构320和320’可包括钨(w)、铜(cu)、钴(co)、钼(mo)、铑(rh)、铍(be)、铬(cr)、铝(al)、钌(ru)、钯(pd)、镍(ni)、钴磷化钨(cowp)、钴钨硼(cowb)、铜锗(cuge)、si或其任一合金或其的任一组合，但非限于此。参照图2，在一些实施例中，接触结构320为一帽状结构。如图2所示，帽状接触结构320围绕至少一部分的漏极区304的侧壁。参照图3，在一些实施例中，接触结构320’形成在漏极区304的顶部上，覆盖漏极区304的顶表面，但暴露出漏极区304的侧壁。也就是说，接触结构320’形成在漏极区304上，至少暴露出部分的漏极区304，且该暴露出部分的漏极区并不限于侧壁或是顶表面。

在本公开中，存储器单元10由形成在基底100中的深沟渠电容器200和形成在基底100上的垂直晶体管300所构成。此外，垂直晶体管300是一垂直环绕式栅极(gaa)晶体管。结果，由于载子迁移率得到了改善，所以获得了高性能的晶体管，且因通道漏电流(channelleakagecurrent)被抑制，所以达到了对通道区306更好的电气控制。此外，因为垂直gaa晶体管300表现较少的电荷分享，以致深沟渠电容器200的电容性变差。

值得注意的是，垂直gaa晶体管是一种比传统平面晶体管更为精巧的3d元件。因此，能达到更高的晶体管密度。

本公开的一个实施例提供一种存储器单元。该存储器单元包括一基底、一深沟渠电容器，形成在该基底中，以及一垂直晶体管，形成在该基底上且电性连接至该深沟渠电容器。该垂直晶体管包括一源极区和一漏极区，堆叠在该基底上、一通道区，垂直夹在该源极区和该漏极区之间，以及一栅极结构，环状围绕该通道区。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。