半导体装置及半导体电路装置的制作方法

本发明涉及一种半导体装置及半导体电路装置。

背景技术：

在电源电位的布线(以下，称为电源线)上容易被施加浪涌电压。因此，通常使用将电源线的电压钳位(限制)在预定电压(以下，称为钳位电压)而防止浪涌电压输入到连接于电源线的各电路的恒定电压钳位电路。通常，恒定电压钳位电路构成为在电位vd的布线(电源线)1与接地电位gnd的布线(以下，称为接地线)2之间串联连接有多个齐纳二极管。利用构成恒定电压钳位电路的各齐纳二极管来负担的电压的总和成为钳位电压(例如，参照下述专利文献1、2。)。

这样地将多个齐纳二极管串联连接而构成的恒定电压钳位电路的最大电流容量由连接在最靠电源电位侧(最靠高电位侧)的齐纳二极管的电流容量来决定。其理由如下。是因为：在以半导体基板(半导体芯片)内的pn结形成的齐纳二极管中存在寄生元件，而构成恒定电压钳位电路的多个齐纳二极管之中，以最高电位动作的齐纳二极管中该寄生元件容易最快动作(寄生动作)。由于在该寄生动作位置变得容易流通大电流，且局部发热，所以导致元件在该热集中位置损坏。

图6是示出以往的具备恒定电压钳位电路的半导体电路装置的一例的电路图。图6相当于下述专利文献1的图1。在图6所示的以往的半导体电路装置中，在输出端子102与接地端子103之间并联连接有esd(electrostaticdischarge：静电放电)保护电路104和输出晶体管105。esd保护电路104具有双极型晶体管107和串联连接在该双极型晶体管107的基极与输出端子102之间的多个齐纳二极管106。符号101为外部电源端子。

输出晶体管105不论内部电路108的输出如何，根据在esd施加时从nor电路109输出的低电平的栅极信号而被关断。如果在输出晶体管105关断时输出端子102的电位上升，则齐纳二极管106击穿而从输出端子102向双极型晶体管107提供基极电流，双极型晶体管107导通。由此，施加到输出端子102的esd电荷被导通状态的双极型晶体管107所消耗，保护关断状态的输出晶体管105不受esd电荷影响。

图7是示出以往的具备恒定电压钳位电路的半导体电路装置的另一例的剖视图。图7相当于下述专利文献2的图1。在图7所示的以往的半导体电路装置中，由p⁺型区111与n⁺型区112的pn结所构成的横向型二极管113在p^-型的半导体基板110的正面的表面层配置有多个(粗线框所包围的部分为横向型二极管113的一个单元)，并将该多个横向型二极管113串联连接而构成esd保护电路。各横向型二极管113分别由分别包覆半导体基板110的、各横向型二极管113的形成区域114的n型区(深n型阱区115和n^-型阱区116)来进行结分离。

深n型阱区115设置在从半导体基板110的正面起算的预定深度，并在深度方向与全部横向型二极管113相对。深度方向是指从半导体基板110的正面朝向背面的方向。n^-型阱区116以从半导体基板110的正面起到达深n型阱区115的深度来设置。此外，n^-型阱区116分别包围半导体基板110的、各横向型二极管113的形成区域114的周围。深n型阱区115和n^-型阱区116连接于esd保护电路的阳极或电源端子。

在半导体电路装置的通常动作时，比提供给esd保护电路的阳极的电压高的电压提供到深n型阱区115。由此，防止由构成初级的横向型二极管113(图7的配置在最左侧且连接于最高电位的横向型二极管113)的p⁺型区111与深n型阱区115和n^-型阱区116的pn结所形成的寄生二极管117进行导通，并防止漏电流从esd保护电路的阳极经由寄生二极管117而流向深n型阱区115和n^-型阱区116所连接的节点(连接点)。

此外，作为以往的具备恒定电压钳位电路的其他半导体电路装置而提出了如下电路装置，该电路装置作为保护电路而具备由选择性地设置在外延基板的正面的表面层的p⁺⁺型区与选择性地设置在该p⁺⁺型区的内部的n⁺型区的pn结所构成的纵向型二极管(例如，参照下述专利文献3(第3页右上栏第7行～第3页右下栏第16行、图1)。)。在下述专利文献3中，通过设置在构成纵向型二极管的p⁺⁺型区与n⁺型区之间的p⁺型区来调整p⁺⁺型区与n⁺型区之间的pn结浓度差，而实现放电电阻变化小的保护电路。

现有技术文献

专利文献

专利文献1：日本特开2012-174983号公报

专利文献2：日本特开2015-103605号公报

专利文献3：日本特开平04-146660号公报

技术实现要素：

技术问题

然而，在上述以往的具备恒定电压钳位电路的半导体电路装置中，通常通过自分离型cdmos(complementarymetaloxidesemiconductor：互补型mos/double-diffusedmos：双扩散mos)技术来构成齐纳二极管等双极型器件。在此情况下，无法采用完全不产生寄生动作的结构，该寄生动作形成使短路电流在电源端子与接地端子之间流通的电流通路。

对于抑制形成在该双极型器件的寄生元件的寄生动作，需要使该寄生元件转换至寄生动作为止的容许电流容量增大，但需要增大双极型器件的尺寸(元件尺寸)而降低双极型器件的电流密度。然而，在增大双极型器件的尺寸的情况下，芯片面积(芯片尺寸)会增加，并且产生导致伴随着芯片面积的增加而成本增大的新问题。

本发明为了解决上述现有技术的问题点，其目的在于提供能够不使芯片尺寸大型化而增大使短路电流在电源端子与接地端子之间流通的寄生元件转换至寄生动作为止的容许电流容量的半导体装置及半导体电路装置。

技术方案

为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。在半导体基板的正面的表面层选择性地设置有第一个第一导电型区。在所述第一个第一导电型区的内部选择性地设置有第二导电型的第一半导体区。在所述第一半导体区的内部选择性地设置有第二导电型的第二半导体区。所述第二半导体区的杂质浓度比所述第一半导体区的杂质浓度低。在所述第二半导体区的内部选择性地设置有第一导电型的第三半导体区。在所述第一半导体区的内部与所述第二半导体区分离而选择性地设置有第二导电型的第四半导体区。所述第四半导体区的杂质浓度比所述第一半导体区的杂质浓度高。在所述第一个第一导电型区的内部与所述第一半导体区分离而选择性地设置有第一导电型的第五半导体区。在所述第五半导体区的内部选择性地设置有第一导电型的第六半导体区。所述第六半导体区的杂质浓度比所述第五半导体区的杂质浓度高。第二导电型区是所述半导体基板的除了所述第一个第一导电型区之外的部分。第一电极电连接于所述第三半导体区。第二电极电连接于所述第四半导体区和所述第六半导体区。所述第六半导体区位于与所述第四半导体区之间的距离大于所述第三半导体区与所述第四半导体区之间的距离的位置，且被配置在相对于所述第四半导体区而与所述第三半导体区相同一侧。

此外，本发明的半导体装置的特征在于，在上述发明中，所述第六半导体区被配置在与所述第四半导体区相比距所述第三半导体区相对近的位置。

此外，本发明的半导体装置的特征在于，在上述发明中，所述第六半导体区隔着所述第三半导体区与所述第四半导体区相对。

此外，为了解决上述课题，实现本发明的目的，本发明的半导体电路装置为具备将上述的半导体装置作为最靠高电位侧的第一二极管，并将包括该第一二极管的多个二极管串联连接而成的第一电路的半导体电路装置，该半导体电路装置具备：第一端子、第二端子、第一电路、和第二电路，并具有如下特征。所述第二端子的电位比所述第一端子低。所述第二电路连接在所述第一端子与所述第二端子之间。所述第一电路在所述第一端子与所述第二电路之间，与所述第二电路并联连接。多个所述二极管以阴极为所述第一端子侧，以阳极为所述第二端子侧而串联连接在所述第一端子与所述第二端子之间。所述第一电极电连接于所述第一端子。所述第二电极电连接于多个所述二极管中的除了所述第一二极管之外最靠所述第一端子侧的第二二极管的阴极。

此外，本发明的半导体电路装置的特征在于，在上述发明中，多个所述二极管中的除了所述第一二极管之外的所述二极管具备：第二个第一导电型区、第二导电型的第七半导体区、第二导电型的第九半导体区、第一导电型的第八半导体区、第一导电型的第十半导体区、第三电极和第四电极。所述第二个第一导电型区与所述第一个第一导电型区分离而选择性地设置在所述半导体基板的正面的表面层。所述第二导电型的第七半导体区选择性地设置在所述第二个第一导电型区的内部。所述第一导电型的第八半导体区选择性地设置在所述第七半导体区的内部。所述第二导电型的第九半导体区与所述第八半导体区分离而选择性地设置在所述第七半导体区的内部。所述第二导电型的第九半导体区的杂质浓度比所述第七半导体区的杂质浓度高。所述第一导电型的第十半导体区与所述第七半导体区分离而选择性地设置在所述第二个第一导电型区的内部。所述第一导电型的第十半导体区的杂质浓度比所述第二个第一导电型区的杂质浓度高。第三电极电连接于所述第八半导体区和所述第十半导体区。所述第四电极电连接于所述第九半导体区。

此外，本发明的半导体电路装置的特征在于，在上述发明中，所述第二二极管的所述第三电极电连接于所述第二电极。

此外，本发明的半导体电路装置的特征在于，在上述发明中，多个所述二极管中的最靠所述第二端子侧的所述二极管的所述第四电极电连接于所述第二端子。

此外，本发明的半导体电路装置的特征在于，在上述发明中，所述第一端子为电源端子，所述第二端子为接地端子。所述第一电路为保护所述第二电路不受施加到所述第一端子的过电压影响的保护电路。

根据上述发明，在电源线的电压因从第一半导体区流向第二～四半导体区的电子电流而达到钳位电压之后，能够使因由第一～三、五～七半导体区形成的寄生npn双极型晶体管的寄生动作而在第一半导体区流通的电子电流从第六半导体区向外部流出。由此，变得难以产生使浪涌电流直接流入到第二导电型区的电流通路，所以能够抑制第一半导体区(主电源端子)与第二导电型区(接地端子)短路。

技术效果

根据本发明的半导体装置及半导体电路装置，具有能够不使芯片尺寸大型化而增大使短路电流在电源端子与接地端子之间流通的寄生元件转换至寄生动作为止的容许电流容量这样的效果。

附图说明

图1是示出使用了实施方式的半导体电路装置的电路结构的一例的电路图。

图2是示出实施方式的半导体电路装置的结构的剖视图。

图3是示出比较例的半导体电路装置的结构的剖视图。

图4a是示出从半导体基板的正面侧观察图2的实施方式的半导体电路装置的布局的一例的俯视图。

图4b是示出从半导体基板的正面侧观察图2的实施方式的半导体电路装置的布局的一例的俯视图。

图5是示出图1的第二齐纳二极管的结构的剖视图。

图6是示出以往的具备恒定电压钳位电路的半导体电路装置的一例的电路图。

图7是示出以往的具备恒定电压钳位电路的半导体电路装置的另一例的剖视图。

符号说明

1：电源线

2：接地线

3：内部电路

4：恒定电压钳位电路

5：恒定电压钳位电路的最靠高电位侧的齐纳二极管(第一齐纳二极管)

6、6a～6c：恒定电压钳位电路的低电位侧的齐纳二极管(第二齐纳二极管)

7：主电源端子

8：接地端子

10：p^-型的半导体基板

11：p^-型基板区

12、43：n^-型阱区

13、44：p型阳极区

14、45：n⁺型阴极区

15：p^-型低浓度阳极区

16、46：p⁺型阳极接触区

17：n型拾取区

18：n⁺型拾取接触区

19：层间绝缘膜

21：第一齐纳二极管的寄生npn双极型晶体管

22、23、48：电阻(扩散电阻)

41：阴极焊盘

42：阳极焊盘

47：n⁺型接触区

a：阳极电极

d1：n⁺型拾取接触区与n⁺型阴极区之间的距离

d2：p⁺型阳极接触区与n⁺型阴极区之间的距离

gnd：接地电位

i1、i2：电子电流

k：阴极电极

vd：电源电位

w0：n⁺型阴极区的与n⁺型拾取接触区(或p⁺型阳极接触区)相对的边的宽度

w1：p⁺型阳极接触区的与n⁺型阴极区相对的边的宽度

w2：n⁺型拾取接触区的与n⁺型阴极区相对的边的宽度

w10：p型阳极区的与n型拾取区相对的边的宽度

w11：n型拾取区的与p型阳极区相对的边的宽度

w20：n⁺型阴极区的与n⁺型拾取接触区相对的边的宽度

w21：n⁺型拾取接触区的与n⁺型阴极区相对的边的宽度

x：与半导体基板的正面平行的方向(第一方向)

y：与半导体基板的正面平行且与第一方向正交的方向(第二方向)

z：深度方向

具体实施方式

以下，参照附图详细说明本发明的半导体电路装置的优选实施方式。在本说明书和附图中，前缀有n或p的层和区域，分别表示电子或空穴为多数载流子的层和区域。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。

(实施方式)

对实施方式的半导体电路装置的结构进行说明。图1是示出使用了实施方式的半导体电路装置的电路结构的一例的电路图。如图1所示，在电源电位vd的布线(电源线)1与接地电位gnd的布线(以下，称为接地线)2之间并联连接有内部电路(第二电路)3和恒定电压钳位电路(第一电路)4。在内部电路3的通常动作时，从主电源端子(第一端子)7向电源线1施加电源电位vd的电压。接地线2被固定在接地端子(第二端子)8的接地电位gnd。内部电路3例如以电源电位vd为最高电位，以接地电位gnd为最低电位而动作。

恒定电压钳位电路4为实施方式的半导体电路装置，将一个第一齐纳二极管(第一二极管)5和多个第二齐纳二极管(第二二极管)6串联连接而构成。恒定电压钳位电路4具有将电源线1的电压钳位(限制)在预定电压(钳位电压)，并防止大于耐压(耐电压)的浪涌电压输入到内部电路3的功能。耐压是指不引起元件和/或电路发生误动作和/或损坏的极限的电压。浪涌电压是指在极短时间输入到电源线1的esd(electrostaticdischarge：静电放电)等过电压(噪声)。

以构成恒定电压钳位电路4的第一齐纳二极管5、第二齐纳二极管6之中的最靠电源线1侧(最靠高电位侧：第一级)的第一齐纳二极管5的电流容量来决定恒定电压钳位电路4的最大电流容量。图1中示出在第一齐纳二极管5的后级(低电位侧)串联连接有三个第二齐纳二极管6的情况，对这三个(第二～四级)的第二齐纳二极管6从高电位侧朝向低电位侧而标记有符号6a～6c(在图5中也同样)。

第一齐纳二极管5的阴极在主电源端子7与内部电路3的电源端子之间连接于电源线1。在第一齐纳二极管5的阳极连接有最靠高电位侧的第二齐纳二极管6a的阴极。在第二齐纳二极管6a、6b的各阳极分别连接有比该第二齐纳二极管6a、6b更靠低电位侧的第二齐纳二极管6b、6c的阴极。最靠接地线2侧(低电位侧)的第二齐纳二极管6c的阳极连接于接地线2。

钳位电压为利用一个第一齐纳二极管5和多个第二齐纳二极管6来负担的电压的总和。即，根据利用恒定电压钳位电路4设定的钳位电压来决定第二齐纳二极管6的数量。例如，在内部电路3的动作电压为28v的情况下，通过将四个6v左右的第二齐纳二极管6与6v左右的第一齐纳二极管5串联连接而构成恒定电压钳位电路4，从而能够使钳位电压为30v左右(＝5个齐纳二极管×6v)。

将第一齐纳二极管5的剖面结构示于图2。图2是示出实施方式的半导体电路装置的结构的剖视图。图2中将p^-型的半导体基板(半导体芯片)10的导电型表示为p^-sub(在图3、图4a、图4b、图5中也同样)。如图2所示，第一齐纳二极管5为由选择性地设置在基板正面(半导体基板10的正面)侧的p型阳极区(第一半导体区)13和p^-型低浓度阳极区(第二半导体区)15与n⁺型阴极区(第三半导体区)14的pn结形成，并在基板正面侧具有阳极电极a和阴极电极k的横向型二极管。

具体地，在半导体基板10的正面的表面层选择性地设置有n^-型阱区(第一个第一导电型区)12。n^-型阱区12为注入到半导体基板10的内部的n型杂质扩散而成的扩散区域。符号11是通过在p^-型的半导体基板10的正面的表面层选择性地形成n^-型阱区12，从而在半导体基板10的背面侧的深的部分、包围n^-型阱区12和后述的n^-型阱区43的周围的部分残留的p^-型区(以下，称为p^-型基板区)。n^-型阱区12具有防止n⁺型阴极区14与接地电位gnd的p^-型基板区(第二导电型区)11短路而将n⁺型阴极区14固定在预定电位的功能。

p^-型基板区11与n^-型阱区12通过p^-型基板区11与n^-型阱区12的pn结来进行结分离。由此，与通过例如soi(silicononinsulator：绝缘体上硅结构)技术等将p^-型基板区11与n^-型阱区12进行绝缘分离的情况相比，能够实现低成本化。此外，利用从p^-型基板区11与n^-型阱区12的pn结向p^-型基板区11和n^-型阱区12分别延伸的耗尽层来确保第一齐纳二极管5的预定耐压。

在n^-型阱区12的内部，在基板正面侧的表面层分别选择性地设置有p型阳极区13和n型拾取区(第五半导体区)17。p型阳极区13为注入到n^-型阱区12的内部的p型杂质扩散而成的扩散区域。在半导体基板10的内部，p型阳极区13的周围被n^-型阱区12的、除了p型阳极区13之外的部分覆盖。在p型阳极区13的内部，分别选择性地设置有n⁺型阴极区14、p^-型低浓度阳极区15和p⁺型阳极接触区(第四半导体区)16。

n⁺型阴极区14在半导体基板10的正面露出，并介由阴极电极k和阴极焊盘41(电极焊盘，参照图5)而与电源线1电连接。n⁺型阴极区14为注入到p^-型低浓度阳极区15的内部的n型杂质扩散而成的扩散区域。在半导体基板10的内部，n⁺型阴极区14的周围被p^-型低浓度阳极区15的、除了n⁺型阴极区14之外的部分覆盖。

p^-型低浓度阳极区15为注入到p型阳极区13的内部的n型杂质扩散而成的扩散区域。即，p^-型低浓度阳极区15是通过使n型杂质在p型阳极区13的内部扩散而使p型阳极区13的杂质浓度部分降低，从而形成的区域。通过设置p^-型低浓度阳极区15，能够增大在形成第一齐纳二极管5的pn结的n型区(n⁺型阴极区14)与p型区(p^-型低浓度阳极区15和p型阳极区13)的pn结界面处的p型杂质与n型杂质的杂质浓度差。由此，从n⁺型阴极区14向p型阳极区13注入的载流子(空穴)变多，在n⁺型阴极区14与p型阳极区13之间彼此变得容易被注入多数载流子(即，多数载流子的注入效率提高)。且，通过使第一齐纳二极管5的pn结界面处的p型杂质浓度比n型杂质浓度低，从而使得电子容易从n⁺型阴极区14向p^-型低浓度阳极区15流出，减少在n⁺型阴极区14与p^-型低浓度阳极区15的pn结界面处的载流子的复合。

p⁺型阳极接触区16为注入到p型阳极区13的内部的p型杂质扩散而成的扩散区域。此外，p⁺型阳极接触区16与n⁺型阴极区14和p^-型低浓度阳极区15分离地设置。此外，p⁺型阳极接触区16在半导体基板10的正面露出，并介由阳极电极a与低电位侧的第二齐纳二极管6a的阴极电极(未图示)电连接。图2中在第一齐纳二极管5的高电位侧的阴极电极k图示有“+：正”标记，在第一齐纳二极管5的低电位侧的阳极电极a图示有“-：负”标记。

图2中虽然利用布线符号来图示阴极电极k和阳极电极a的连接状态(在图4中也同样)，但阴极电极k是介由沿深度方向z贯通层间绝缘膜19的接触孔而与n⁺型阴极区14接触的金属布线层。阳极电极a是介由接触孔而与p⁺型阳极接触区16和后述的n⁺型拾取接触区(第六半导体区)18接触的金属布线层。深度方向z是指从半导体基板10的正面朝向背面的方向。

n型拾取区17为注入到n^-型阱区12的内部的n型杂质扩散而成的扩散区域。在半导体基板10的内部，n型拾取区17的周围被n^-型阱区12的、除了n型拾取区17之外的部分覆盖。此外，n型拾取区17与p型阳极区13分离地设置。通过设置n型拾取区17，能够降低在后述的寄生npn双极型晶体管21的动作时在n^-型阱区12流通的电子电流i2的电流通路的电阻(扩散电阻)22。

在n型拾取区17的内部选择性地设置有n⁺型拾取接触区18。n⁺型拾取接触区18为注入到n型拾取区17的内部的n型杂质扩散而成的扩散区域。此外，n⁺型拾取接触区18在半导体基板10的正面露出，并介由阳极电极a而与p⁺型阳极接触区16电连接。

此外，n⁺型拾取接触区18被配置在距n⁺型阴极区14近，且与n⁺型阴极区14相比距p⁺型阳极接触区16更远的位置。即，n⁺型拾取接触区18位于与p⁺型阳极接触区16之间的距离大于n⁺型阴极区14与p⁺型阳极接触区16之间的距离的位置，且被配置在相对于p⁺型阳极接触区16而与n⁺型阴极区14相同一侧。优选地，n⁺型拾取接触区18以在n⁺型拾取接触区18与p⁺型阳极接触区16之间夹着n⁺型阴极区14的方式被配置在相对于n⁺型阴极区14而言与p⁺型阳极接触区16相反一侧。其理由如下。

例如，作为比较，将n⁺型拾取接触区18配置在与图2所示的实施方式的半导体电路装置(以下，称为实施例)相比距p⁺型阳极接触区16近的位置的第一齐纳二极管30(以下，称为比较例)示于图3。图3是示出比较例的半导体电路装置的结构的剖视图。在图3的比较例中，n⁺型拾取接触区18被配置在与p⁺型阳极接触区16相比距n⁺型阴极区14更远的位置。在此情况下，在寄生npn双极型晶体管31动作(寄生动作)时从n⁺型阴极区14流向n⁺型拾取接触区18的电子电流i12成为通过n^-型阱区12的、隔着p型阳极区13而沿深度方向z与p⁺型阳极接触区16相对的部分(p型阳极区13正下方的部分)而到达n⁺型拾取接触区18。因此，该电子电流i12在高电阻的n^-型阱区12内流通的距离变长，该电子电流i12的电流通路的电阻(扩散电阻)32的电阻值变高。因此，半导体基板10在电子电流i12的集中位置发热，有可能导致元件损坏。在比较例中，在寄生npn双极型晶体管31动作时流通的电子电流i12的电流通路为从n⁺型阴极区14朝向p型阳极区13、n^-型阱区12和n⁺型拾取接触区18的通路。符号33为在寄生npn双极型晶体管31动作前在第一齐纳二极管30流通的电子电流i11的电流通路的电阻。

另一方面，在图2所示的实施例中，如上所述n⁺型拾取接触区18位于距n⁺型阴极区14近的位置，被配置为比n⁺型阴极区14距p⁺型阳极接触区16更远。在此情况下，在寄生npn双极型晶体管21动作(寄生动作)时从n⁺型阴极区14流向n⁺型拾取接触区18的电子电流i2流出电子容易流出的n⁺型阴极区14与p^-型低浓度阳极区15的pn结，而到达n^-型阱区12的、p型阳极区13正下方的部分，之后流入配置在与比较例相比相对近的位置的n⁺型拾取接触区18。因此，该电子电流i2在高电阻的n^-型阱区12流通的距离变得比比较例短，能够降低该电子电流i2的电流通路的电阻22的电阻值。因此，能够抑制半导体基板10的局部发热。在实施例中，在寄生npn双极型晶体管21动作时在n^-型阱区12流通的电子电流i2的电流通路为从n⁺型阴极区14朝向p^-型低浓度阳极区15、p型阳极区13、n^-型阱区12、n型拾取区17和n⁺型拾取接触区18的通路。

寄生npn双极型晶体管21为将n⁺型阴极区14作为集电极、将p^-型低浓度阳极区15和p型阳极区13作为基极、将n^-型阱区12、n型拾取区17和n⁺型拾取接触区18作为发射极的寄生元件。寄生npn双极型晶体管21在浪涌电压等过电压施加到电源线1时以从n⁺型阴极区14流向p⁺型阳极接触区16的电子电流i1为基极电流而进行动作。电子电流i1是通过向主电源端子7施加电源电位vd的电压而产生的电流等，例如通过向主电源端子7施加浪涌电压而产生的电流。在寄生npn双极型晶体管21动作前在第一齐纳二极管5流通的电子电流i1的电流通路为从n⁺型阴极区14通过p^-型低浓度阳极区15、p型阳极区13和p⁺型阳极接触区16而朝向阳极电极a的通路。

层间绝缘膜19覆盖半导体基板10的正面的、除了n⁺型阴极区14、p⁺型阳极接触区16、n⁺型拾取接触区18、后述的n⁺型阴极区45、p⁺型阳极接触区46和n⁺型接触区47之外的部分。层间绝缘膜19可以是利用例如locos(localoxidationofsilicon：局部氧化)法使半导体基板10的正面热氧化，从而形成的热氧化膜(sio2膜)。

将从半导体基板10的正面侧观察第一齐纳二极管5的布局的一例示于图4a、图4b。图4a、图4b是示出从半导体基板的正面侧观察图2的实施方式的半导体电路装置的布局的一例的俯视图。将第一齐纳二极管5的优选布局示于图4a，将得到本发明的效果的布局的一例示于图4b。此外，在图4a、图4b中，将层间绝缘膜19、阳极电极a和阴极电极k省略图示。

如图4a所示，n^-型阱区12具有例如大致矩形的平面形状。n^-型阱区12与p型阳极区13和n型拾取区17接触，并包围p型阳极区13和n型拾取区17的周围。p型阳极区13具有例如大致矩形的平面形状。p型阳极区13与p^-型低浓度阳极区15和p⁺型阳极接触区16接触，并包围该p^-型低浓度阳极区15和该p⁺型阳极接触区16的周围。

n⁺型阴极区14、p^-型低浓度阳极区15和p⁺型阳极接触区16分别具有例如大致矩形的平面形状。p^-型低浓度阳极区15与n⁺型阴极区14接触，并包围n⁺型阴极区14的周围。p⁺型阳极接触区16与p^-型低浓度阳极区15分离地配置。此外，p⁺型阳极接触区16隔着p^-型低浓度阳极区15和p型阳极区13的各一部分而沿第一方向x与n⁺型阴极区14相对。

p⁺型阳极接触区16的与n⁺型阴极区14相对的边的宽度(长度)w1可以与n⁺型阴极区14的与p⁺型阳极接触区16相对的边的宽度w0大致相同(w1＝w0)。n⁺型阴极区14和p⁺型阳极接触区16的相对的边是指平行于与第一方向x正交的方向(以下，称为第二方向)y的边。p⁺型阳极接触区16可以是尺寸与n⁺型阴极区14大致相同的大致矩形的平面形状。

p⁺型阳极接触区16例如与n⁺型阴极区14在第二方向y上的位置相等，并与n⁺型阴极区14的相对的一个边整体相对。n⁺型阴极区14和p⁺型阳极接触区16的相对的部分越多(例如，使长边彼此相对等)，则越能够增大从n⁺型阴极区14流向p⁺型阳极接触区16的电子电流i1的电流量。由此，能够降低该电子电流i1的电流通路的电阻(扩散电阻)23。

n型拾取区17和n⁺型拾取接触区18具有例如大致矩形的平面形状。n型拾取区17与p型阳极区13分离地配置，并沿第一方向x与p型阳极区13相对。此外，n型拾取区17隔着n⁺型阴极区14而沿第一方向x与p⁺型阳极接触区16相对。n型拾取区17与n⁺型拾取接触区18接触，并包围n⁺型拾取接触区18的周围。

n型拾取区17的与p型阳极区13相对的边(平行于第二方向y的边)的宽度w11可以与p型阳极区13的与n型拾取区17相对的边(平行于第二方向y的边)的宽度w10大致相等(w11＝w10)。n⁺型拾取接触区18隔着n型拾取区17、n^-型阱区12、p型阳极区13和p^-型低浓度阳极区15的各一部分而沿第一方向x与n⁺型阴极区14相对。

并且，n⁺型拾取接触区18隔着n⁺型阴极区14而沿第一方向x与p⁺型阳极接触区16相对。n⁺型拾取接触区18与n⁺型阴极区14之间的距离(直线距离)d1可以比n⁺型拾取接触区18与p⁺型阳极接触区16之间的距离短，也可以比p⁺型阳极接触区16与n⁺型阴极区14之间的距离d2短。

这样，通过配置n⁺型拾取接触区18，从而在寄生npn双极型晶体管21动作时在n^-型阱区12流通的电子电流i2的电流通路成为最短距离。该电子电流i2的电流通路为从n⁺型阴极区14通过p^-型低浓度阳极区15、p型阳极区13、n^-型阱区12、n型拾取区17和n⁺型拾取接触区18而朝向阳极电极a的通路。

通过缩短在寄生npn双极型晶体管21动作时在n^-型阱区12流通的电子电流i2的电流通路，从而能够缩短该电子电流i2在高电阻的n^-型阱区12流通的距离。因此，能够降低该电子电流i2的电流通路的电阻。此外，能够使该电子电流i2从n⁺型拾取接触区18尽可能快地向外部流出。

此外，通过使n⁺型拾取接触区18以隔着n⁺型阴极区14而沿第一方向x与p⁺型阳极接触区16相对的方式配置，能够抑制器件面积的增大。因此，能够在抑制了器件面积的增大的状态下，降低在寄生npn双极型晶体管21动作时在n^-型阱区12流通的电子电流i2的电流通路的电阻。

n⁺型拾取接触区18的与n⁺型阴极区14相对的边(平行于第二方向y的边)的宽度w2可以与n⁺型阴极区14的与n⁺型拾取接触区18相对的边(平行于第二方向y的边)的宽度w0大致相同(w2＝w0)。n⁺型拾取接触区18可以是尺寸与n⁺型阴极区14大致相同的大致矩形的平面形状。n⁺型拾取接触区18可以与n⁺型阴极区14在第二方向y上的位置相等，并与n⁺型阴极区14的相对的一个边整体相对。

n⁺型阴极区14和n⁺型拾取接触区18的相对的部分越多(例如，使长边彼此相对等)，则越能够进一步增大在寄生npn双极型晶体管21动作(寄生动作)时从n⁺型阴极区14流向n⁺型拾取接触区18的电子电流i2的电流量。由此，能够进一步降低从n⁺型阴极区14流向n⁺型拾取接触区18的电子电流i2的电流通路的电阻(扩散电阻)22。

如图4b所示，也可以以沿第二方向y与n⁺型阴极区14相对的方式配置n⁺型拾取接触区18。在此情况下，n⁺型拾取接触区18的与n⁺型阴极区14相对的边(平行于第一方向x的边)的宽度w21可以与n⁺型阴极区14的与n⁺型拾取接触区18相对的边(平行于第一方向x的边)的宽度w20大致相同(w21＝w20)。虽然省略图示，但也可以以与n⁺型阴极区14的第一方向x、第二方向y的两个方向相对的方式配置n⁺型拾取接触区18。

此外，虽然省略图示，但以大致矩形的平面形状配置p型阳极区13，并在p型阳极区13的内部，以包围p⁺型阳极接触区16的周围的大致矩形来配置n⁺型阴极区14。并且，可以与p型阳极区13分离地以包围p型阳极区13的周围的大致矩形来配置n型拾取区17，并在n型拾取区17的内部，以包围p型阳极区13的周围的大致矩形来配置n⁺型拾取接触区18。

或者，在大致矩形的平面形状的n型拾取区17的内部配置n⁺型拾取接触区18。并且，可以与n型拾取区17分离地以包围n型拾取区17的周围的大致矩形来配置p型阳极区13，并在p型阳极区13的内部，以包围n⁺型拾取接触区18的周围的同心圆状，从n⁺型拾取接触区18侧依次配置n⁺型阴极区14和p⁺型阳极接触区16。

将第二齐纳二极管6的剖面结构示于图5。图5是示出图1的第二齐纳二极管的结构的剖视图。如图5所示，第二齐纳二极管6(6a～6c)为由分别选择性地设置在与第一齐纳二极管5相同的半导体基板10的正面侧的p型阳极区44与n⁺型阴极区45的pn结而形成，并在基板正面侧具有省略图示的阳极电极和阴极电极的横向型二极管。

各第二齐纳二极管6a～6c例如具有相同的剖面结构，并排地进行配置。第二齐纳二极管6与第一齐纳二极管5的不同点为如下两点。第一个不同点为未设置p^-型低浓度阳极区和n型拾取区。第二个不同点为使n⁺型阴极区45与n⁺型接触区47短路而将n^-型阱区43和p型阳极区44设为相同电位。

具体地，在半导体基板10的正面的表面层与第一齐纳二极管5的n^-型阱区12分离而选择性地设置有n^-型阱区43。n^-型阱区43为注入到半导体基板10的内部的n型杂质扩散而成的扩散区域。n^-型阱区43以与第二齐纳二极管6的数量对应的数量(这里为三个)相互分离地设置。n^-型阱区43介由后述的n⁺型接触区47而与n⁺型阴极区45电连接，并被固定在比接地电位gnd的p^-型基板区11高的电位。

n^-型阱区43具有防止n⁺型阴极区45与p^-型基板区11短路，而将n⁺型阴极区45固定在预定电位的功能。通过p^-型基板区11与n^-型阱区43的pn结，p^-型基板区11与n^-型阱区43进行结分离。此外，利用从p^-型基板区11与n^-型阱区43的pn结向p^-型基板区11和n^-型阱区43分别延伸的耗尽层来确保第二齐纳二极管6的预定耐压。

在n^-型阱区43的内部，在基板正面侧的表面层分别选择性地设置有p型阳极区44和n⁺型接触区47。p型阳极区44为注入到n^-型阱区43的内部的p型杂质扩散而成的扩散区域。在p型阳极区44的内部分别选择性地设置有n⁺型阴极区45和p⁺型阳极接触区46。

n⁺型阴极区45为注入到p型阳极区44的内部的n型杂质扩散而成的扩散区域。p⁺型阳极接触区46为注入到p型阳极区44的内部的p型杂质扩散而成的扩散区域。n⁺型阴极区45和p⁺型阳极接触区46在半导体基板10的正面露出。p⁺型阳极接触区46与n⁺型阴极区45分离地设置。

此外，第二级(最靠高电位侧)的第二齐纳二极管6a的n⁺型阴极区45介由阴极电极而与第一级的第一齐纳二极管5的阳极电极a(参照图2)电连接。第三级、第四级的第二齐纳二极管6b、6c的n⁺型阴极区45分别介由阴极电极而与第二级、第三级(前级：高电位侧)的第二齐纳二极管6a、6b的阳极电极电连接。

第二级、第三级的第二齐纳二极管6a、6b的p⁺型阳极接触区46分别介由阳极电极而与第三级、第四级(后级：低电位侧)的第二齐纳二极管6b、6c的阴极电极电连接。第四级(最靠低电位侧)的第二齐纳二极管6c的p⁺型阳极接触区46介由阳极电极和阳极焊盘42(电极焊盘)而与接地线2(参照图1)电连接。

n⁺型接触区47为注入到n^-型阱区43的内部的n型杂质扩散而成的扩散区域。此外，n⁺型接触区47与p型阳极区44分离地设置。n⁺型接触区47介由阳极电极而与n⁺型阴极区45电连接。即，如上所述，第一齐纳二极管5使p⁺型阳极接触区16与n⁺型拾取接触区18短路，与此相对，第二齐纳二极管6使n⁺型阴极区45与n⁺型接触区47短路。

通过使n⁺型接触区47与n⁺型阴极区45短路，从而p^-型基板区11与n^-型阱区43的pn结被反向偏置，p^-型基板区11与n^-型阱区43被进行结分离。此外，通过使n⁺型接触区47与n⁺型阴极区45短路，n^-型阱区43与p型阳极区44成为相同电位，因此第二齐纳二极管6成为不发生寄生动作(由p型阳极区44、n^-型阱区43和p^-型基板区11构成的寄生pnp双极型晶体管的动作)的结构。因此，不产生n⁺型阴极区45与p^-型基板区11的短路。

此外，由于第二齐纳二极管6是不发生寄生动作的结构，因此与具有寄生npn双极型晶体管21的第一齐纳二极管5相比，动作电阻低，较早达到用于达到钳位电压的预定电压。即，在第二齐纳二极管6流通的电子电流i1的电流通路的电阻48为比在寄生npn双极型晶体管21动作前在第一齐纳二极管5流通的电子电流i1的电流通路的电阻23低的电阻。在第二齐纳二极管6流通的电子电流i1的电流通路为从n⁺型阴极区45朝向p型阳极区44和p⁺型阳极接触区46的通路。

接下来，参照图2、图5对恒定电压钳位电路4的钳位动作进行说明。对于电子电流i1、i2的电流通路仅示于图2。如果向主电源端子7施加比接地端子8高电位的电压，则电子电流i1以从n⁺型阴极区14朝向p^-型低浓度阳极区15、p型阳极区13和p⁺型阳极接触区16的电流通路在第一齐纳二极管5(第一级)流通。并且，该电子电流i1从第一齐纳二极管5的p⁺型阳极接触区16以从n⁺型阴极区45朝向p型阳极区44和p⁺型阳极接触区46的电流通路依次流向后级的第二齐纳二极管6a～6c(第二级～第四级)，并从第四级的第二齐纳二极管6c的p⁺型阳极接触区46朝向阳极焊盘42流出。

然后，如果在第一齐纳二极管5、第二齐纳二极管6流通的电子电流的电流量增加而电源线1的电压达到钳位电压，则寄生npn双极型晶体管21以从第一齐纳二极管5的n⁺型阴极区14流向p⁺型阳极接触区16的电子电流i1为基极电流进行动作(寄生动作)。通过该寄生npn双极型晶体管21的寄生动作，电子电流i2以从n⁺型阴极区14朝向p^-型低浓度阳极区15、p型阳极区13、n^-型阱区12、n型拾取区17和n⁺型拾取接触区18的电流通路进行流通。即，如果电源线1的电压达到钳位电压，则切换为在第一齐纳二极管5流通的电子电流的电流通路。

第一齐纳二极管5通过如上所述具有p^-型低浓度阳极区15，从而成为提高多数载流子的注入效率且减少载流子的复合的结构。因此，与不设置p^-型低浓度阳极区15的以往结构(参照图6、图7)相比，在寄生npn双极型晶体管21动作前在第一齐纳二极管5流通的电子电流i1的电流通路的电阻23呈现出的电阻值较低，电源线1的电压较快达到钳位电压。因此，与以往结构相比，在第一齐纳二极管5上的能量损失(＝电压×电流)较低，能够缩小器件面积(元件尺寸)。此外，在电源线1的电压达到钳位电压之后，在n^-型阱区12流通的电子电流i2因寄生npn双极型晶体管21的寄生动作而从n⁺型拾取接触区18流出。由此，能够不改变器件面积，而使寄生pnp双极型晶体管转换至寄生动作为止的容许电流容量比以往结构大，该寄生pnp双极型晶体管由p型阳极区13、n^-型阱区12和p^-型基板区11形成。或者，能够不改变该寄生pnp双极型晶体管转换至寄生动作为止的容许电流容量，而使器件面积缩小为比以往结构小。

此外，在寄生npn双极型晶体管21动作前在第一齐纳二极管5流通的电子电流i1的电流通路的电阻23的电阻值、和在第二齐纳二极管6流通的电子电流i1的电流通路的电阻48的电阻值优选尽可能设定为低电阻。其理由如下。是因为越降低在第一齐纳二极管5、第二齐纳二极管6流通的电子电流i1的电流通路的电阻23、48的电阻值，则在第一齐纳二极管5、第二齐纳二极管6上的能量损失变得越低，电源线1的电压越快达到钳位电压。由此，能够使寄生npn双极型晶体管21较快动作，能够提高n⁺型阴极区14与p^-型基板区11的短路耐量。

如以上所说明，根据实施方式，使第一齐纳二极管的p⁺型阳极接触区与n⁺型拾取接触区短路。由此，在电源线的电压达到钳位电压之后，能够通过由第一齐纳二极管的n⁺型阴极区、p^-型低浓度阳极区、p型阳极区、n^-型阱区、n型拾取区和n⁺型拾取接触区形成的寄生npn双极型晶体管的寄生动作，来使在第一齐纳二极管的n^-型阱区流通的电子电流从n⁺型拾取接触区向外部流出。因此，能够增大直到寄生pnp双极型晶体管进行寄生动作为止的容许电流容量，该寄生pnp双极型晶体管由第一齐纳二极管的p型阳极区、n^-型阱区和p^-型基板区形成。

这样，由于能够增大使短路电流在电源端子与接地端子之间流通的该寄生pnp双极型晶体管转换至寄生动作为止的容许电流容量，从而变得难以产生使浪涌电流直接流入p^-型基板区的电流通路。因此，能够抑制第一齐纳二极管的n⁺型阴极区(主电源端子)与p^-型基板区(接地端子)短路，并能够抑制由半导体基板的局部发热引起的元件损坏。此外，根据实施方式，能够在维持由第一齐纳二极管的p型阳极区、n^-型阱区和p^-型基板区形成的寄生pnp双极型晶体管的尺寸(元件尺寸)的状态下，增大使该寄生pnp双极型晶体管转换至寄生动作为止的容许电流容量。或者，能够在维持使该寄生pnp双极型晶体管转换至寄生动作为止的容许电流容量的状态下，缩小芯片尺寸。

此外，根据实施方式，由于能够增大直到寄生pnp双极型晶体管进行寄生动作为止的容许电流容量，所以不需要为了降低双极型器件的电流密度而增大双极型器件的尺寸(元件尺寸)。因此，能够维持芯片面积(芯片尺寸)，且能够防止伴随着芯片面积的增加而成本增大。此外，根据实施方式，将n⁺型拾取接触区配置在距n⁺型阴极区近且与n⁺型阴极区相比距p⁺型阳极接触区更远的位置。由此，在寄生pnp双极型晶体管动作时流通的电子电流在高电阻的n^-型阱区流通的距离变短，因此能够降低该电子电流的电流通路的电阻的电阻值，并能够抑制半导体基板的局部发热。因此，能够抑制导致元件在热集中位置损坏。

此外，根据实施方式，通过在恒定电压钳位电路的连接于最靠高电位侧的第一齐纳二极管的n⁺型阴极区与p型阳极区之间设置p^-型低浓度阳极区，来增大阴极区与阳极区的杂质浓度差。由此，在第一齐纳二极管中，能够提高多数载流子的注入效率，并且能够减少载流子的复合。因此，能够降低针对在有浪涌电压施加到主电源端子时产生的大电流(浪涌电流)的第一齐纳二极管的动作电阻(阻抗)。因此，通过降低在第一齐纳二极管上的能量损失，使电源线的电压较快达到钳位电压，从而能够将电子电流的电流通路较快切换为由寄生npn双极型晶体管的寄生动作产生的电流通路。

以上，本发明并不限于上述实施方式，在不脱离本发明的主旨的范围内能够进行各种变更。例如，虽然在将构成恒定电压钳位电路的多个齐纳二极管中的最靠高电位侧的一个齐纳二极管作为上述第一齐纳二极管的情况下，最能够获得本发明的效果，但是并不限于此，可以将构成恒定电压钳位电路的多个齐纳二极管中的高电位侧的两个以上齐纳二极管作为第一齐纳二极管，也可以仅由第一齐纳二极管来构成恒定电压钳位电路。

工业上的可利用性

如上所述，本发明的半导体装置及半导体电路装置对防止浪涌电压输入到连接于电源线的各电路的钳位电路有用。