半导体器件及其制作方法与流程

本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制作方法。

背景技术

gan(氮化镓)半导体器件具有禁带宽度大、电子迁移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。

在射频微波和高压应用中，增强型半导体器件必不可少，常采用高压耗尽型algan/gan半导体器件与低压增强型硅-金属-氧化物半导体场效应晶体管(si-metal-oxide-semiconductorfield-effecttransistor，si-mosfet)级联的结构来形成所需的增强型共源共栅半导体器件(cascodedevices)，其中，si-mosfet控制该增强型共源共栅半导体器件的开关状态。但是此增强型共源共栅半导体器件中存在高压耗尽型algan/gan半导体器件的源极和漏极之间的电容和低压增强型si-mosfet的源极和漏极之间的电容不匹配的问题，这将导致器件工作状态的不稳定和能量的损失。高压耗尽型algan/gan半导体器件的源极和漏极之间的电容只包括algan/gan半导体器件自身所寄生的源漏电容(cds),而低压增强型si-mosfet的源极和漏极之间的电容包括si-mosfet自身所寄生的源漏电容(cds)与algan/gan半导体器件所寄生的栅源电容(cgs)。增强型共源共栅半导体器件从开态向关态转换时，algan/gan半导体器件的cds中的电荷与si-mosfet的cds中的电荷和algan/gan半导体器件的cgs中的电荷进行再分布。由于雪崩击穿和器件开启的能量损失与工作频率和不匹配的电荷数量成比例，因此增强型共源共栅半导体器件中高压耗尽型algan/gan半导体器件的源极和漏极之间的电容和低压增强型si-mosfet的源极和漏极之间的电容不匹配直接影响该增强型共源共栅半导体器件的高频应用，同时额外的能量损耗也增加了器件的热功耗，增大了器件的结温，影响器件的性能。

技术实现要素：

有鉴于此，本发明提供了一种半导体器件及其制作方法。

本发明提供的技术方案如下：

一种半导体器件，包括：

衬底；

位于所述衬底一侧的半导体层；

位于所述半导体层远离所述衬底一侧的源极、栅极和漏极；

与所述源极连接的第一源极场板；

第一介质层，所述第一介质层的至少一部分位于所述源极场板与所述半导体层之间；

第二介质层，所述第二介质层位于所述第一源极场板远离所述栅极的一侧或位于所述第一源极场板靠近所述栅极的一侧；

所述第二介质层的介电常数大于所述第一介质层的介电常数。

进一步地，所述第二介质层位于所述源极场板远离所述栅极的一侧，所述半导体器件还包括：

第一栅极场板，所述第一栅极场板位于所述第一介质层远离所述第一源极场板的一侧，所述第一栅极场板与所述栅极连接，所述第二介质层位于所述第一源极场板与所述第一栅极场板之间。

进一步地，所述半导体器件还包括：

交叠设置的至少一层第三介质层、至少一个第二源极场板和至少一个第二栅极场板，其中，所述第三介质层位于所述第一栅极场板和第二源极场板之间及第二源极场板和第二栅极场板之间，所述第三介质层的介电常数大于所述第一介质层的介电常数。

进一步地，所述第二介质层位于所述第一源极场板靠近所述栅极的一侧，所述第二介质层位于所述第一介质层内且覆盖所述栅极的至少一部分。

进一步地，所述半导体器件还包括：

钝化层，所述钝化层设置在所述第一介质层与所述半导体层之间，位于所述源极和所述栅极之间及所述栅极和漏极之间。

进一步地，所述半导体器件还包括：

栅绝缘介质层，所述栅绝缘介质层位于所述钝化层与所述半导体层之间、所述栅极与所述半导体层之间以及所述栅极与所述钝化层之间。

进一步地，所述半导体层包括：

成核层，所述成核层位于所述衬底一侧；

缓冲层，所述缓冲层位于所述成核层远离衬底的一侧；

沟道层，所述沟道层位于所述缓冲层远离所述成核层的一侧；

势垒层，所述势垒层位于所述沟道层远离所述缓冲层的一侧。

进一步地，所述源极场板为阶梯型场板，所述源极场板包括位于所述第一介质层、第二介质层远离所述半导体层一侧的第一部分和位于所述第一介质层内的第二部分；所述第二介质层位于第一源极场板的第一部分和栅极之间，且位于第一源极场板的第二部分和源极之间。

进一步地，所述第二介质层为压敏特性介质材料。

本发明还提供了一种半导体器件的制作方法，包括：

提供一衬底；

在所述衬底一侧制作半导体层；

在所述半导体层远离所述衬底的一侧制作源极、栅极和漏极；

在所述半导体层远离所述衬底的一侧制作第一介质层、第一源极场板和第二介质层，其中，所述第一介质层的至少一部分位于所述源极场板与所述半导体层之间；所述第二介质层位于所述第一源极场板远离所述栅极的一侧或位于所述第一源极场板靠近所述栅极的一侧；所述第二介质层的介电常数大于所述第一介质层的介电常数。

本发明实施例提供的半导体器件通过在构成栅源电容的两个极板之间引入具有更高介电常数的第二介质层，增大了该半导体器件的栅源电容，解决了该半导体器件的漏源电容和与该半导体器件级联的其它半导体器件的漏源电容相互失配的问题，不需要在半导体器件的源极和漏极之间并联外接电容，能够降低电路的复杂度和半导体器件的体积，且能够提高半导体器件的可靠性，通过在构成栅源电容的两个场板之间引入高介电常数材料，可以提高器件的耐静电能力。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的一种半导体器件的剖面结构示意图。

图2为本发明实施例提供的另一种半导体器件的剖面结构示意图。

图3为本发明实施例提供的一种半导体器件的另一剖面结构示意图。

图4为本发明实施例提供的另一种半导体器件的另一剖面结构示意图。

图5为本发明实施例提供的再一种半导体器件的剖面结构示意图。

图6为本发明实施例提供的一种半导体器件的制作流程示意图。

图7至图17为本发明实施例提供的一种半导体器件的制作流程中的剖面结构示意图。

图标：10-半导体器件；101-衬底；102-半导体层；1021-成核层；1022-缓冲层；1023-沟道层；1024-势垒层；1025-二维电子气；103-源极；104-漏极；105-栅极；1051-栅槽；106-第一源极场板；1061-第一部分；1062-第二部分；107-第一介质层；108-第二介质层；109-第一栅极场板；110-第三介质层；111-第二源极场板；112-钝化层；113-栅绝缘介质层。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

解决半导体器件中源极和漏极之间的电容不匹配而影响器件高频应用问题，可以采用更大cds的si-mosfet以避免雪崩击穿，但是这往往会引起si-mosfet总的栅电荷增加，同样也会引起高频时能量的损耗。因此在现有技术中通常通过在si-mosfet的源极和漏极之间并联一个外接电容来解决此问题，然而这种方式增加了电路的复杂度以及si-mosfet的体积，同时外接电容并联在si-mosfet的源极和漏极之间所需的引线和焊点等也会引入额外的寄生，降低半导体器件的可靠性。

有鉴于此，本申请实施例提供了一种半导体器件10，如图1和图2所示，包括衬底101、半导体层102、源极103、漏极104、栅极105、第一源极场板106、第一介质层107以及第二介质层108。

衬底101的材料可以是蓝宝石、氮化硅、氮化镓、硅或其它适合生长氮化镓的材料，本申请实施例并不限制衬底101的具体材料形式。

半导体层102位于所述衬底101一侧，半导体层102的材料可以是iii-v族化合物。可以理解的是，半导体层102可以包括成核层1021、缓冲层1022、沟道层1023以及势垒层1024。成核层1021位于衬底101一侧，缓冲层1022位于成核层1021远离衬底101的一侧，沟道层1023位于缓冲层1022远离成核层1021的一侧，势垒层1024位于沟道层1023远离缓冲层1022的一侧。沟道层1023和势垒层1024可以形成异质结结构，在沟道层1023和势垒层1024的界面处形成二维电子气。势垒层1024的材料可以是能够与沟道层1023形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或iii族氮化物半导体材料，例如inxalygazn1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。

源极103、栅极105和漏极104位于半导体层102远离衬底101的一侧，栅极105位于源极103和漏极104之间。源极103、漏极104分别与半导体层102形成欧姆接触，源极103和漏极104的材料可以是一种金属材料，也可以是多种金属的复合材料。栅极105可以单层金属，也可以是多层金属层叠。栅极105的横截面的形状可以是矩形、t型等形状。

第一源极场板106位于半导体层102一侧，且与所述源极103连接，第一源极场板106与栅极105、半导体层102之间设置有第一介质层107和第二介质层108。第一源极场板106可以采用金属材料，第一源极场板106的形状可以是平板型或阶梯型。如图3和图4所示，阶梯型的第一源极场板106可以包括位于所述第一介质层107、第二介质层108远离所述半导体层102一侧的第一部分1061和位于所述第一介质层107内的第二部分1062。阶梯型的第一源极场板106更好地降低沟道层1023内的电场峰值，从而提高半导体器件10的耐压性。

所述第一介质层107的至少一部分位于所述第一源极场板106与所述半导体层102之间，所述第二介质层108位于所述第一源极场板106远离所述栅极105的一侧或位于所述第一源极场板106靠近所述栅极105的一侧。所述第二介质层108的介电常数大于所述第一介质层107的介电常数。

第一介质层107位于第一源极场板106和半导体层102之间的部分可以实现对第一源极场板106支撑的作用。第一介质层107可以采用氧化硅、氮化硅、氧化铝或氧化铬等单一材料或多种材料的组合，本申请实施例并不限制第一介质层107的具体材料。

再如图1和图3所示，在第二介质层108位于第一源极场板106靠近栅极105一侧时，实际上第二介质层108位于第一源极场板106和栅极105之间，且第二介质层108位于第一介质层107内，第二介质层108可以与栅极105的至少一部分相接触。可选的，第二介质层108可以将栅极105覆盖。在源极、栅极、漏极排列方向上，第一介质层107在栅极处被隔断；第二介质层在远离所述半导体层的表面与所述第一源场板接触或不接触。当第一源极场板是阶梯型场板时，第一源极场板106包括位于所述第一介质层107和第二介质层108远离所述半导体层102一侧的第一部分1061，还包括位于所述第一介质层107内的第二部分1062，则所述第二介质层108位于第一源极场板106的第一部分1061和栅极105之间，且位于第一源极场板106的第二部分1062和源极103之间。在第二介质层108位于第一源极场板106和栅极105之间时，栅极105和第一源极场板106就构成了栅源电极电容的两个极板，栅源电极电容的大小与两个极板之间的材料的介电常数呈正比。在本申请实施例中，第二介质层108采用大于第一介质层107介电常数的材料，可选的，第二介质层108可以选择介电常数大于或等于5.1的高介电常数材料。第一介质层107材料与第二介质层108材料的介电常数差值可以大于或等于1。通过在第一源极场板106和栅极105之间设置介电常数更大的第二介质层108，可以增大形成栅源电容的两个极板之间的材料的介电常数，从而增大栅源电容。通过增大半导体器件10的栅源电容，可以使得该半导体器件10同与该半导体器件10级联的各节点的电容相互匹配，避免半导体器件10在工作过程中出现雪崩击穿，并能减少器件工作过程中的能量损失，提高半导体器件10的工作可靠性。

此外，栅源电容的大小还与构成栅源电容的两个极板之间的距离呈反比关系。在本申请实施例中，在栅极105和第一源极场板106构成栅源电容的两个极板时，栅源电容随栅极105和第一源极场板106之间距离的减小而增大，以使栅极105和第一源极场板106之间的距离可以尽可能减小，从而增大半导体器件10的栅源电容。

在另一种具体实施方式中，再在如图2和图4所示，第二介质层108还可以位于所述第一源极场板106远离所述栅极105的一侧。该半导体器件10还可以包括第一栅极场板109，所述第一栅极场板109位于所述第二介质层108远离所述第一源极场板106的一侧，所述第一栅极场板109与所述栅极105连接，所述第二介质层108位于所述第一源极场板106与所述第一栅极场板109之间。为示意方便，图中没有示出第一栅极场板109与栅极105的连接关系。

在第二介质层108位于第一源极场板106远离栅极105一侧时，第一源极场板106和第一栅极场板109就构成了栅源电容的两个极板，如前所述，通过增加两个极板之间材料的介电常数可以增大栅源电容。此时，第二介质层108的材料可以选择介电常数大于第一介质层107介电常数的材料，从而增大半导体器件10的栅源电容。

可以理解的是，在另一种具体实施方式中，如图5所示，半导体器件10还包括交叠设置的至少一层第三介质层110、至少一个第二源极场板111和至少一个第二栅极场板，其中，所述第三介质层110位于所述第一栅极场板109和第二源极场板111之间及第二源极场板111和第二栅极场板之间，所述第三介质层110的介电常数大于所述第一介质层107的介电常数。位于不同位置的第三介质层110的材料可以相同也可以不同。

在本申请实施例中，第二介质层108的材料可以是单一材料，单一材料的介电常数大于第一介质层107材料的介电常数，第二介质层108也可以是多种材料的组合，多种材料组合后等效介电常数大于第一介质层107材料的介电常数。此外，第二介质层108还可以选用具有压敏特性的高介电常数材料，这样具有压敏特性的材料的电阻是非恒定的。例如，第二介质层108可以选择ccto(钛酸铜钙)陶瓷高介电常数材料。

此外，还可以通过调节第一栅极场板的尺寸，调整器件的栅源电容大小，得到具有不同大小栅源电容的半导体器件10。

在另一种具体实施方式中，如图1至图5所示，所述半导体器件10还包括钝化层112和栅绝缘介质层113，所述钝化层112设置在所述第一介质层107与所述半导体层102之间，位于所述源极103与所述栅极105之间及所述栅极105和漏极104之间。所述栅绝缘介质层113位于所述钝化层与所述第一半导体层102之间、所述栅极105与所述半导体层102之间以及所述栅极105与所述钝化层112之间。

通过设置钝化层112可以钝化半导体器件10的表面，降低或消除半导体器件10的电流崩塌效应，并可以保护半导体层102表面受外界影响，从而提高半导体器件10的性能。同时通过设置栅绝缘介质层113，可以将栅极105与钝化层相绝缘，降低漏电。钝化层112可以采用氮化硅等材料。栅绝缘介质层113可以采用氮化硅、氧化铝、氧化硅或氧化铬等材料。

本发明实施例提供的半导体器件10通过在构成栅源电容的两个极板之间引入具有更高介电常数的第二介质层108，增大了该半导体器件10的栅源电容，解决了该半导体器件10的漏源电容和与该半导体器件10级联的其它半导体器件10的漏源电容相互失配的问题，不需要在半导体器件10的源极103和漏极104之间并联外接电容，能够降低电路的复杂度和半导体器件10的体积，且能够提高半导体器件10的可靠性，通过在构成栅源电容的两个场板之间引入高介电常数材料，可以提高器件的耐静电能力。

本发明实施例还提供了一种半导体器件的制作方法，如图6所示，该制作方法包括以下步骤。

步骤s101，如图7所示，提供一衬底101。

衬底201的沉积方法可以是常压化学气相沉积法(apcvd)、亚常压化学气相沉积法(sacvd)、金属有机化合物化学气相沉淀法(mocvd)、低压力化学气相沉积法(lpcvd)、高密度等离子体化学气相沉积法(hdcvd)、超高真空化学气相沉积法(uhcvd)、等离子体增强化学气相沉积法(plasmaenhancedchemicalvapordeposition，简称pecvd)、触媒化学气相沉积法(cat-cvd)、混合物理化学气相沉积法(hpcvd)、快速热化学气相沉积法(rtcvd)、气相外延法(vapourphaseepitaxy，简称vpe)、脉冲激光沉积法(pulsedlaserdeposition，简称pld)、原子层外延法、分子束外延法(molecularbeamepitaxy，简称mbe)、溅射法或蒸发法等等。

步骤s102，如图8所示，在所述衬底101一侧制作半导体层102。

可以理解的是，半导体层102可以包括成核层1021、缓冲层1022、沟道层1023和势垒层1024。沟道层1023和势垒层1024可以形成异质结结构，在沟道层1023和势垒层1024的界面处形成二维电子气。

步骤s103，在所述半导体层远离所述衬底的一侧制作源极、栅极和漏极。

步骤s104，在所述半导体层远离所述衬底的一侧制作第一介质层、第一源极场板和第二介质层，其中，所述第一介质层的至少一部分位于所述源极场板与所述半导体层之间；所述第二介质层位于所述第一源极场板远离所述栅极的一侧或位于所述第一源极场板靠近所述栅极的一侧；所述第二介质层的介电常数大于所述第一介质层的介电常数。

详细的，所述第二介质层位于所述第一源极场板靠近所述栅极的一侧时。制作源极、栅极、漏极和第一介质层、第二介质层的步骤还可以包括以下子步骤。

子步骤s141，如图9所示，在所述半导体层102远离所述衬底101的一侧制作钝化层112。

子步骤s142，如图10所示，在所述半导体层102远离所述衬底101一侧制作源极103和漏极104。

子步骤s143，如图11所示，在所述源极103和漏极104之间的钝化层112上制作栅槽1051，在所述栅槽1051的底部、所述栅槽1051的侧壁和所述钝化层112远离所述半导体层102的一侧制作栅绝缘介质层113。

子步骤s144，如图12所示，在所述栅槽内制作栅极105。

子步骤s145，如图13所示，在所述钝化层112远离所述半导体层10的一侧制作第二介质层108，以使所述第二介质层108的至少一部分与所述栅极105接触。

子步骤s146，如图14所示，去除所述第二介质层108的至少一部分，在所述栅绝缘介质层113远离所述钝化层112的一侧制作第一介质层107。

子步骤s147，如图15所示，在所述第一介质层107远离所述栅绝缘介质层113的一侧制作第一源极场板106，所述第一源极场板106与所述源极103连接。

通过上述制作流程，可以形成如图1所示的半导体器件。在制造过程中，选择所述第二介质层108的材料的介电常数大于所述第一介质层107的材料介电常数，增大形成栅源电容的两个极板之间的材料的介电常数，从而增大栅源电容。

详细的，在制备所述第二介质层位于所述第一源极场板远离所述栅极的一侧的器件时。该步骤还可以包括以下子步骤。

子步骤s148，如图16所示，在所述钝化层远离所述半导体层的一侧制作第一介质层。子步骤s149，在所述第一介质层107远离所述栅绝缘介质层113的一侧制作第一源极场板106，所述第一源极场板106与所述源极103连接。

子步骤s1410，在所述第一源极场板106远离所述第一介质层107的一侧制作第二介质层108。

子步骤s1411，在所述第二介质层108远离所述第一源极场板的一侧制作第一栅极场板109。

如图17所示，在衬底101上形成半导体层102、钝化层112、栅绝缘介质层113、源极103、漏极104、栅极105等结构的步骤与上述相同，这里不再赘述。在制作第二介质层108位于所述第一源极场板远离所述栅极105的一侧的结构时，在栅极105上覆盖第一介质层107，在制作完成第一源极场板106后，再制作介电常数大于第一介质层107介电常数的第二介质层108。第二介质层108上再制作第一栅极场板109，第一栅极场板109与栅极105连接。在这样的器件结构中，第一源极场板106和第一栅极场板109构成了栅源电容的两个极板，第二介质层108的材料的介电常数大于第一介质层107的介电常数，使得构成栅源电容两个极板之间材料的介电常数增大，从而增大半导体器件10的栅源电容。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。