半导体装置和半导体装置的制造方法与流程

本发明涉及半导体装置和半导体装置的制造方法。

背景技术：

在通常的n型沟道纵型mosfet(metaloxidesemiconductorfieldeffecttransistor：绝缘栅型场效应晶体管)中，形成在半导体基板内的多个半导体层中的n型传导层(漂移层)为电阻最高的半导体层。该n型漂移层的电阻显著地影响整个纵型mosfet的导通电阻。为了降低整个纵型mosfet的导通电阻，能够通过降低n型漂移层的厚度并且缩短电流路径来实现。

但是，纵型mosfet还具有在截止状态下耗尽层扩展到高电阻的n型漂移层，由此保持耐压的功能。因此，在为了降低导通电阻而降低n型漂移层的厚度的情况下，截止状态下的耗尽层的扩展变短，容易在低的施加电压下达到击穿电场强度，使耐压下降。另一方面，为了增大纵型mosfet的耐压，需要增大n型漂移层的厚度，导通电阻增加。将这样的导通电阻与耐压的关系称作权衡关系，通常难以一起提高处于权衡关系的两者。该导通电阻与耐压的权衡关系对于igbt(insulatedgatebipolartransistor：绝缘栅双极型晶体管)、双极型晶体管、二极管等半导体装置也同样成立。

作为解决上述问题的半导体装置的结构，已知有超结(sj：superjunction：超结)结构。例如，已知有具有超结结构的mosfet(以下，称为sj-mosfet)。图18是表示现有的sj-mosfet的结构的图19的a-a’的截面图。图19是表示现有的sj-mosfet的结构的俯视图。图19是从上方(源电极10侧)观察没有图18的氧化膜13的状态的俯视图。

如图18所示，sj-mosfet将在高杂质浓度的n⁺型半导体基板1上生长了n^-型漂移层2而成的晶片作为材料。设有从该晶片表面贯穿n^-型漂移层2而不到达n⁺型半导体基板1的p型柱区4。在图18中，p型柱区4不到达n⁺型半导体基板1，但也可以到达n⁺型半导体基板1。

另外，在n^-型漂移层2中，具有并列结构(以下称作并列pn区19)，该并列结构在平行于基板主面的面交替反复地排列有沿垂直于基板主面的方向延伸并且在平行于基板主面的面具有窄的宽度的p型区(p型柱区4)和n型区域(夹在p型柱区4之间的n^-型漂移层2的部分，以下称作n型柱区3)。构成并列pn区19的p型柱区4和n型柱区3为与n^-型漂移层2对应并且提高了杂质浓度的区域。在并列pn区19中，使p型柱区4与n型柱区3中含有的杂质浓度大致相等，由此能够在截止状态下模拟地产生非掺杂层从而实现高耐压化。

在sj-mosfet的、形成有元件并且在导通状态时流通电流的有源区200侧的并列pn区19上，设有p⁺型基区5。在p⁺型基区5的内部设有n⁺型源区6。另外，遍及p⁺型基区5和n型柱区3的表面设有栅绝缘膜7。在栅绝缘膜7的表面上设有栅电极8，以覆盖栅电极8的方式设有层间绝缘膜9。另外，在n⁺型源区6上设有源电极10，在n⁺型半导体基板1的背面设有漏电极(未图示)。

如图18、图19所示，在sj-mosfet的、包围有源区200的周围的终端区300，在n^-型漂移层2中设有作为沟道截断部发挥作用的n⁺型区域12，在n^-型漂移层2、并列pn区20和n⁺型区域12上设有氧化膜13，在n⁺型半导体基板1的背面设有漏电极(未图示)。

另外，在功率半导体元件中，与有源区200相同地，终端区300也必须保持耐压。为了在终端区300中获得高耐压，作为公知的技术，已知有形成有场板、降低表面电场层(resurf)、保护环等的结构。除此以外，还有在具有并列pn区的元件中，使终端区300侧的并列pn区20的间距比有源区200侧的并列pn区19的间距窄的技术(例如，参照下述专利文献1)。这里，间距是指并列pn区19的相邻的p型柱区4与n型柱区3的宽度合计而得到的宽度w，也称作重复间距。这样，由于终端区300的杂质浓度比有源区200的杂质浓度低，因此能够提高终端区300的耐压。

另外，有下述技术：在具有并列pn区的元件中，在终端区的未设有并列pn区的高电阻层的表面设置保护环层和以与保护环层的外侧的角部接触而覆盖的方式埋入有埋入保护环层(例如，参照下述专利文献2)。由此，能够使埋入保护环层耗尽化，形成为稳定的电场分布。

现有技术文献

专利文献

专利文献1：日本特开2001-298190号公报

专利文献2：日本特开2008-4643号公报

技术实现要素：

技术问题

但是，在上述专利文献1的结构中，耗尽层容易从有源区200向横向(n⁺型区域12侧)延伸而难以向纵向(n⁺型半导体基板1侧)延伸。因此等电位线沿横向密地分布，与横向相比在纵向等电位线变宽，在纵向保持的耐压变小而终端区300的耐压减小。因此，为了满足目标的耐压，需要使终端区300的长度变长。

本发明为了解决上述的现有技术的问题，目的在于提供不增加终端区的长度而能够容易地使终端区的耐压大于有源区的耐压的半导体装置和半导体装置的制造方法。

技术方案

为了解决上述的课题，实现本发明的目的，本发明的半导体装置具有如下特征。半导体装置具有：流通电流的有源区以及配置在所述有源区的外侧并且形成有包围上述有源区的周围的耐压结构的终端结构部。上述终端结构部在第一导电型的半导体基板的正面设有杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层。在上述第一半导体层的表面具有并列pn结构，并且上述并列pn结构在上述第一半导体层的表面设有通过在平行于上述正面的面反复交替地配置第一导电型的下部第一柱和第二导电型的下部第二柱而成的下部并列pn结构。在上述下部并列pn结构的上表面设有通过在平行于上述正面的面反复交替地配置第一导电型的中央部第一柱和围绕上述有源区的第二导电型的第一环而成的中央部并列pn结构。在上述中央部并列pn结构的上表面设有通过在平行于上述正面的面反复交替地配置第一导电型的上部第一柱和第二导电型的上部第二柱而成的上部并列pn结构。在上述上部并列pn结构的上表面设有通过在平行于上述正面的面反复交替地配置第一导电型的最上部第一柱和围绕上述有源区的第二导电型的第二环而成的最上部并列pn结构。上述第一环的宽度和上述第二环的宽度大于上述下部第二柱的宽度，上述第一环间的间隔和上述第二环间的间隔大于上述下部第二柱间的间隔。上述第一环和上述第二环设置在平行于上述正面的方向的不同位置。

另外，本发明的半导体装置在上述的发明中，上述下部第一柱、上述中央部第一柱、上述上部第一柱、上述最上部第一柱电连接。

另外，本发明的半导体装置在上述的发明中，上述终端结构部还具备围绕上述并列pn结构的外侧的第一导电型的第一半导体区域、围绕上述第一半导体区域的外侧的第一导电型的第二半导体区域，上述并列pn结构的上述下部并列pn结构、上述中央部并列pn结构、上述上部并列pn结构和上述最上部并列pn结构具有相同的宽度，在上述终端结构部，上述并列pn结构的宽度与上述第一半导体区域的宽度之比为0.2以上且0.8以下。

另外，本发明的半导体装置在上述的发明中，上述第一环的宽度和上述第二环的宽度为上述上部第二柱或者上述下部第二柱的宽度的1.3倍以上且2倍以下，上述第一环间的间隔和上述第二环间的间隔为上述上部第二柱或者上述下部第二柱间的间隔的1.5倍以上且2倍以下。

为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有如下特征。是具有流通电流的有源区和配置在所述有源区的外侧并且形成有包围上述有源区的周围的耐压结构的终端结构部的半导体装置的制造方法。首先，进行在第一导电型的半导体基板的正面形成杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层的第一工序。接着，进行在上述第一半导体层的表面形成下部并列pn结构的第二工序，下部并列pn结构通过在平行于上述正面的面反复交替地配置第一导电型的下部第一柱和第二导电型的下部第二柱而成。接着，进行在上述下部并列pn结构的表面形成中央部并列pn结构的第三工序，中央部并列pn结构通过在平行于上述正面的面反复交替地配置第一导电型的中央部第一柱和围绕上述有源区的多个第二导电型的第一环而成。

接着，进行在上述中央部并列pn结构的表面形成上部并列pn结构的第四工序，上部并列pn结构通过在平行于上述正面的面反复交替地配置第一导电型的上部第一柱和第二导电型的上部第二柱而成。接着，进行在上述上部并列pn结构的表面形成最上部并列pn结构的第五工序，最上部并列pn结构通过在平行于上述正面的面反复交替地配置第一导电型的最上部第一柱和围绕上述有源区的多个第二导电型的第二环而成。在上述第三工序中，将上述第一环的宽度形成得大于上述下部第二柱的宽度，将上述第一环间的间隔形成得大于上述下部第二柱间的间隔。在上述第五工序中，将上述第二环的宽度形成为与上述第一环的宽度相同，将上述第二环间的间隔形成为与上述第一环间的间隔相同，并将上述第二环在平行于上述正面的方向上形成于与上述第一环不同的位置。

另外，本发明的半导体装置的制造方法在上述的发明中，在上述第三工序和上述第五工序中，使用开口宽度与在上述第二工序和上述第四工序中使用的掩模的开口宽度相比为1倍以上且1.2倍以下的掩模。

另外，根据上述的发明，在终端区的并列pn区的内部设置有重复间距宽的中央部并列pn区，并在并列pn区的表面层设置有重复间距宽的最上部并列pn区。由此，在中央部并列pn区、最上部并列pn区的部分，n型的杂质浓度与现有结构相比降低，能够以更低电压进行耗尽化，获得终端区的耐压比现有高的半导体装置。

技术效果

根据本发明的半导体装置和半导体装置的制造方法，能够起到不增加终端区的长度(不增加终端区的面积)而能够容易地使终端区的耐压大于有源区的耐压的效果。

附图说明

图1是表示实施方式的sj-mosfet的结构的图2的a-a’的截面图。

图2是表示实施方式的sj-mosfet的结构的俯视图。

图3是表示实施方式的sj-mosfet的等电位线的截面图。

图4是表示现有的sj-mosfet的等电位线的截面图。

图5是表示比较实施方式的sj-mosfet和现有的sj-mosfet的耐压的图表。

图6是表示并列pn区的宽度/n^-型层的宽度与耐压之间的关系的图表。

图7是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其一)。

图8是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其二)。

图9是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其三)。

图10是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其四)。

图11是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其五)。

图12是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其六)。

图13是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其七)。

图14是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其八)。

图15是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其九)。

图16是表示实施方式的sj-mosfet的制造过程中的状态的截面图(其十)。

图17是表示示出了实施方式的sj-mosfet的结构的图2的a-a’的另一个例子的截面图。

图18是表示现有的sj-mosfet的结构的图19的a-a’的截面图。

图19是表示现有的sj-mosfet的结构的俯视图。

符号说明

1：n⁺型半导体基板

2：n^-型漂移层

3：n型柱区

3a：下部n型柱区

3b：中央部n型柱区

3c：上部n型柱区

3d：最上部n型柱区

4：p型柱区

4a：下部p型柱区

4c：上部p型柱区

5：p⁺型基区

6：n⁺型源区

7：栅绝缘膜

8：栅电极

9：层间绝缘膜

10：源电极

12：n⁺型区域

13：氧化膜

14：最上部p型层环

15：中央部p型层环

16a～16e：掩模

17：p型注入区域

18：n型注入区域

19：并列pn区

20：并列pn区

20a：下部并列pn区

20b：中央部并列pn区

20c：上部并列pn区

20d：最上部并列pn区

21：n^-型层

22：p型基区

23：p⁺型接触区

40：等电位线

200：有源区

300：终端区

具体实施方式

以下参考附图，对本发明的半导体装置和半导体装置的制造方法的优选的实施方式进行详细说明。在本说明书和附图中，前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，n或p所带的+表示杂质浓度比未标记有该符号的层或区域的杂质浓度高，n或p所带的-表示杂质浓度比未标记有该符号的层或区域的杂质浓度低。包含+或-的n或p的标记相同的情况表示是相近的浓度，不一定浓度相同。需要说明的是，在以下的实施方式的说明和附图中，对同样的构成标注相同的符号，并省略重复的说明。

(实施方式)

以sj-mosfet为例说明本发明的半导体装置。图1是表示实施方式的sj-mosfet的结构的图2的a-a’的截面图。图2是表示实施方式的sj-mosfet的结构的俯视图。另外，图2是从上方(源电极10侧)观察没有图1的氧化膜13的状态的俯视图。

图1所示的sj-mosfet为在由硅(si)构成的半导体基体(硅基体：半导体芯片)的正面(p⁺型基区5侧的面)侧具备mos(metaloxidesemiconductor，金属氧化物半导体)栅的sj-mosfet。该sj-mosfet具备有源区200、包围有源区200的周围的终端区300。有源区200是导通状态时流通电流的区域。终端区300是缓和漂移区的基体正面侧的电场并且保持耐压的区域。在图1的有源区200中，只表示两个单位单元(元件的功能单位)，省略图示与这两个单位单元邻接的其它单位单元。应予说明，有源区200与终端区300的边界成为源电极10的端面。

n⁺型半导体基板(第一导电型的半导体基板)1是掺杂有例如磷(p)的硅单晶基板。n^-型漂移层(第一导电型的第一半导体层)2是以比n⁺型半导体基板低的杂质浓度掺杂有例如磷的低浓度n^-型漂移层。以下，将n⁺型半导体基板1和n^-型漂移层2一起作为半导体基体。在半导体基体的正面侧形成有mos栅(由金属-氧化膜-半导体构成的绝缘栅)结构(元件结构)。另外，在半导体基体的背面设置有漏电极(未图示)。

在sj-mosfet的有源区200侧设置有并列pn区19。并列pn区19的n型柱区3和p型柱区4交替反复配置。p型柱区4以从n^-型漂移层2的表面不到达n⁺型半导体基板层1的表面的方式设置。n型柱区3和p型柱区4的俯视形状为例如条纹状。图2所示的a-a’截面线表示垂直于n型柱区3和p型柱区4的长边方向的截面。

另外，在p型柱区4的表面层设有p⁺型基区5，在p⁺型基区5的表面层设有n⁺型源区6。在p⁺型基区5的、夹在n⁺型源区6和n型柱区3之间的部分的表面隔着栅绝缘膜7设有栅电极8。栅电极8也可以隔着栅绝缘膜7设置在n型柱区3的表面。

层间绝缘膜9在半导体基体的正面侧以覆盖栅电极8的方式设置。源电极10经由在层间绝缘膜9开口的接触孔与n⁺型源区6和p⁺型基区5接触，并且与n⁺型源区6和p⁺型基区5电连接。

源电极10通过层间绝缘膜9与栅电极8电绝缘。在源电极10上选择性地设有由例如聚酰亚胺构成的钝化膜等保护膜(未图示)。

在sj-mosfet的终端区300侧，选择性地设有并列pn区20。在并列pn区20的外侧，以包围并列pn区20的方式设置有杂质浓度比n^-型漂移层2低的n^-型层21，在n^-型层21的外侧还以围绕n^-型层21的方式设有作为沟道截断部发挥作用的n⁺型区域(第一导电型的第一半导体区域)12。在并列pn区20、n^-型层21和n⁺型区域12的表面设有氧化膜13。应予说明，n^-型层21的杂质浓度也可以与n^-型漂移层2的杂质浓度相同。

终端区300侧的并列pn区20在区域内的一部分设有最上部p型层环14和中央部p型层环15。最上部p型层环14与最上部n型柱区3d、以及中央部p型层环15与中央部n型柱区3b的重复间距(p型层环的宽度和n型柱区的宽度合计而得的宽度)大于其它层。具体地，如下所述。终端区300侧的并列pn区20从n^-型漂移层2的表面起依次由下部并列pn区20a、中央部并列pn区20b、上部并列pn区20c和最上部并列pn区20d构成。下部并列pn区20a在平行于n⁺型半导体基板1的面交替反复地配置有下部n型柱区3a和下部p型柱区4a。中央部并列pn区20b在平行于n⁺型半导体基板1的面交替反复地配置有中央部n型柱区3b和中央部p型层环15。上部并列pn区20c在平行于n⁺型半导体基板1的面交替反复地配置有上部n型柱区3c和上部p型柱区4c。最上部并列pn区20d在平行于n⁺型半导体基板1的面交替反复地配置有最上部n型柱区3d和最上部p型层环14。另外，下部并列pn区20a、中央部并列pn区20b、上部并列pn区20c和最上部并列pn区20d具有相同的宽度。以下，将终端区300侧的并列pn区20简称为并列pn区20。

这里，最上部p型层环14和中央部p型层环15是以包围有源区200的方式设置的环，各个环的宽度wa大于下部p型柱区4a、上部p型柱区4c的宽度。具体地，各个环的宽度wa为下部p型柱区4a、上部p型柱区4c的宽度的1.3倍以上且2.0倍以下。另外，最上部p型层环14间的间隔和中央部p型层环15间的间隔wb(相当于最上部n型柱区3d的宽度和中央部n型柱区3b的宽度)大于下部p型柱区4a间的间隔、上部p型柱区4c间的间隔(相当于下部n型柱区3a的宽度和上部n型柱区3c的宽度)。具体地，环间的间隔wb为下部p型柱区4a、上部p型柱区4c间的间隔的1.3倍以上且2.0倍以下。

因此，下部并列pn区20a和上部并列pn区20c的n型柱区与p型柱区的重复间距(n型柱区的宽度和p型柱区的宽度合计而得的宽度)相同，中央部并列pn区20b和最上部并列pn区20d的n型柱区与p型层环的重复间距相同。另外，中央部并列pn区20b和最上部并列pn区20d的重复间距比下部并列pn区20a和上部并列pn区20c的重复间距宽，具体地，为下部并列pn区20a和上部并列pn区20c的重复间距的1.5倍以上且2.0倍以下。另外，中央部并列pn区20b和最上部并列pn区20d中的n型柱区间的间隔和p型层环间的间隔为下部并列pn区20a和上部并列pn区20c中的n型柱区间的间隔和p型柱区间的间隔的1.5倍以上且2.0倍以下。

另外，下部n型柱区3a与下部p型柱区4a具有相同宽度，上部n型柱区3c与上部p型柱区4c具有相同宽度。另外，下部n型柱区3a与上部n型柱区3c具有相同宽度，因此，下部p型柱区4a与上部p型柱区4c具有相同宽度。应予说明，下部n型柱区3a和上部n型柱区3c以及下部p型柱区4a和上部p型柱区4c的俯视形状为例如条纹状。并列pn区19的n型柱区3和p型柱区4的长边方向与并列pn区20的下部n型柱区3a与上部n型柱区3c(以下称作并列pn区20的n型柱区)的长边方向及下部p型柱区4a与上部p型柱区4c(以下称作并列pn区20的p型柱区)的长边方向平行。

下部n型柱区3a、上部n型柱区3c、下部p型柱区4a和上部p型柱区4c的宽度优选为3μm以上且5μm以下，例如为4μm。另外，中央部n型柱区3b、最上部n型柱区3d、中央部p型层环15和最上部p型层环14的宽度优选为6μm以上且14μm以下，例如为10μm。另外，上部并列pn区20c的厚度与中央部并列pn区20b的厚度之比为例如5：2左右，上部并列pn区20c的厚度与最上部并列pn区20d的厚度之比为例如2：1左右。

另外，中央部并列pn区20b和最上部并列pn区20d与下部并列pn区20a和上部并列pn区20c相比优选重复间距宽为2倍左右。若重复间距为2倍则如图1所示，上侧的pn区(例如，中央部并列pn区20b)和下侧的pn区(例如，下部并列pn区20a)各自的p型柱区周期地配置，等电位线变得均匀，对于耐压改善最有效。

另外，中央部并列pn区20b和最上部并列pn区20d的重复间距优选是恒定的。也就是，最上部p型层环14间的间隔和中央部p型层环15间的间隔在内侧(有源区200侧)和外侧(终端区300侧)都是恒定的。例如，若减小内侧的重复间距而提高最上部p型层环14或者中央部p型层环15的密度，则存在在内侧电场集中，耐压下降的情况。因此，在实施方式中通过将重复间距设为恒定来使等电位线均匀，防止局部地产生电场强的部分，提高终端区300的耐压。

另外，如图2所示，最上部p型层环14和中央部p型层环15设置在横向(与n⁺型半导体基板1平行的方向，例如并列pn区19的n型柱区和p型柱区的短边方向)上不同的位置。因此，在中央部并列pn区20b和最上部并列pn区20d中，p型柱区的横向的位置不同。因此，在并列pn区20中，n型柱区例如下部n型柱区3a、中央部n型柱区3b、上部n型柱区3c和最上部n型柱区3d与n^-型漂移层电连接。应予说明，在俯视形状为条纹状的并列pn区20中，在下部p型柱区4a和上部p型柱区4c的短边方向与中央部p型层环15和最上部p型层环14的长边方向平行的区域电连接有p型柱区(例如下部p型柱区4a、中央部p型层环15、上部p型柱区4c和最上部p型层环14)。另外，通过使p型柱区的横向的位置不同，能够控制倾斜方向的柱的耗尽化，进行耐压的改善。另一方面，在相同位置设置有p型柱区的情况下，耐压的增加宽度变小。

另外，中央部p型层环15的纵向(垂直于n⁺型半导体基板1的方向，例如并列pn区19的n型柱区和p型柱区的长边方向)的位置优选为有源区200侧的n型柱区3的大致中央。因此，下部并列pn区20a的厚度与将中央部并列pn区20b、上部并列pn区20c和最上部并列pn区20d的厚度相加得到的厚度大致相同。

这样，在并列pn区20的内部设置重复间距宽的中央部并列pn区20b，并在并列pn区20的表面层设置重复间距宽的最上部并列pn区20d。例如，在最上部并列pn区20d与中央部并列pn区20b之间配置与最上部并列pn区20d、中央部并列pn区20b相比重复间距窄的上部并列pn区20c。由此，在中央部并列pn区20b、最上部并列pn区20d的部分，n型的杂质浓度与现有结构相比降低，能够以更低的电压进行耗尽化，得到更高的终端区300的耐压。

这里，图3是表示实施方式的sj-mosfet的等电位线的截面图。图4是表示现有的sj-mosfet的等电位线的截面图。图3、图4都表示终端区300的长度相同且在sj-mosfet流通恒定电流的状态下的等电位线40。如图3、图4所示，在相同的终端区300的位置a，实施方式的sj-mosfet的等电位线为1050v，而现有的sj-mosfet的等电位线为1000v。

图5是比较实施方式的sj-mosfet和现有的sj-mosfet的耐压的图表。在图5中，纵轴表示耐压，单位为v。如图5所示，实施方式的sj-mosfet的耐压比现有的sj-mosfet高50v。这样，实施方式的sj-mosfet能够在相同终端区300的长度下改善50v左右耐压。另外，在实现相同耐压的情况下，实施方式的sj-mosfet与现有的sj-mosfet相比能够缩短终端区300的长度。

理由如下。在现有的sj-mosfet中，耗尽层沿横向延伸之后沿深度方向延伸，因此图4的区域s的部分不会有助于耐压的改善。另一方面，在实施方式的sj-mosfet中，在中央部并列pn区20b、最上部并列pn区20d的部分耗尽层变得难以扩展，因此耗尽层在沿横向延伸的同时也沿深度方向延伸。因此，耗尽层的以四边形的形状伸展且现有未使用的部分(图3的区域s的部分)也有助于耐压的改善。因此，在实施方式的sj-mosfet中，等电位线40不向箭头b的方向突出，因此等电位线40的密度提高。这样，在实施方式的sj-mosfet中，现有未使用的部分有助于耐压，等电位线的密度上升，由此能够通过相同终端区300的长度改善耐压。

另外，在图1和图2中，最上部p型层环14与中央部p型层环15相比设置在外侧(n⁺型区域12侧)，但中央部p型层环15也可以位于外侧。

这里，图6是表示并列pn区的宽度/n^-型层的宽度与耐压之间的关系的图表。在图6中，横轴为并列pn区20的宽度wp(参照图1)相对于n^-型层21的宽度wn(参照图1)的比，纵轴表示sj-mosfet的耐压并且单位为v。如图6所示，sj-mosfet中，直到并列pn区20的宽度wp/n^-型层21的宽度wn达到预定的值为止，耐压都为恒定的，但若比预定的值大，则随着并列pn区20的宽度wp/n^-型层21的宽度wn变大，耐压变低。因此，在实现1000v以上的耐压的情况下，并列pn区20的宽度wp/n^-型层21的宽度wn之比优选为0.2以上且0.8以下。另外，在实现600v以上的耐压的情况下，并列pn区20的宽度wp/n^-型层21的宽度wn优选为2.0以下。

(实施方式的半导体装置的制造方法)

接着，说明实施方式的半导体装置的制造方法。图7～图16是表示实施方式的sj-mosfet的制造过程中的状态的截面图。首先，准备由硅构成且成为n⁺型漏极层的n⁺型半导体基板1。接着，在n⁺型半导体基板1的正面上外延生长杂质浓度比n⁺型半导体基板1低的n^-型漂移层2。

接着，在n^-型漂移层2的表面上，通过光刻技术由例如光致抗蚀剂形成具有开口宽度w1的离子注入用掩模16a。将该离子注入用掩模16a作为掩模，进行p型杂质例如硼(b)的离子注入，在n^-型漂移层2的表面层形成p型注入区域17。到此为止的状态记载于图7。接着，去除离子注入用掩模16a。

接着，在n^-型漂移层2的表面上，通过光刻技术由例如光致抗蚀剂形成具有开口宽度w1和开口宽度w2的离子注入用掩模16b。将该离子注入用掩模16b作为掩模，进行n型杂质例如磷(p)的离子注入，在n^-型漂移层2的表面层形成n型注入区域18。到此为止的状态记载于图8。接着，去除离子注入用掩模16b。

接着，在n^-型漂移层2的正面侧外延生长杂质浓度比n^-型漂移层2低的n^-型层21。此时，例如，可以以n^-型层21的杂质浓度为1.0×10¹²/cm³以上且1.0×10¹⁵/cm³以下的方式掺杂n型杂质而进行外延生长。到此为止的状态记载于图9。

接着，反复进行图7～图9的从离子注入到外延生长的工序，直到p型注入区域17和n型注入区域18的厚度达到下部n型柱区3a和下部p型柱区4a的厚度为止。到此为止的状态记载于图10。在图10的例子中，表示了离子注入、外延生长反复进行3次的例子，但不限于此，离子注入、外延生长的次数可以根据耐压等目标特性而适当地改变。

应予说明，下部n型柱区3a和下部p型柱区4a如上述那样通过多级离子注入形成，除此以外也可以通过沟槽形成。例如，在n^-型漂移层2的正面侧外延生长n^-型层21直到成为下部n型柱区3a和下部p型柱区4a的厚度，并在下部p型柱区4a的位置形成沟槽，并且在该沟槽内外延生长p型的杂质。

接着，在n^-型层21的表面，外延生长杂质浓度比n^-型漂移层2低的n^-型层21。此时，例如，可以以使n^-型层21的杂质浓度在1.0×10¹¹/cm³以上且1.0×10¹³/cm³以下的方式掺杂n型杂质并进行外延生长。

接着，在n^-型层21的表面上，通过光刻技术由例如光致抗蚀剂形成具有开口宽度w3的离子注入用掩模16c。开口宽度w3为开口宽度w1的1倍以上且1.2倍以下，开口宽度w3的掩模的间距设为开口宽度w1的掩模的间距的2倍左右。这里，掩模的间距是指从开口部到下一个开口部为止的长度。将该离子注入用掩模16c作为掩模，进行p型杂质例如硼的离子注入，在n^-型层21的表面层形成p型注入区域17。到此为止的状态记载于图11。接着，去除离子注入用掩模16c。应予说明，在图11中，通过进行一次从外延生长到离子注入为止的工序，形成中央部p型层环15、对应于中央部n型柱区3b的厚度的p型注入区域17，但也可以通过进行多次从外延生长到离子注入的工序来形成中央部p型层环15、对应于中央部n型柱区3b的厚度的p型注入区域17。

接着，在n^-型层21的表面上，通过光刻技术由例如光致抗蚀剂形成具有开口宽度w2的离子注入用掩模16d。将该离子注入用掩模16d作为掩模，进行n型杂质例如磷的离子注入，在n^-型层21的表面层形成n型注入区域18。到此为止的状态记载于图12。接着，去除离子注入用掩模16d。

接着，反复进行图7～图9的从离子注入到外延生长为止的工序，直到p型注入区域17和n型注入区域18的厚度成为上部n型柱区3c和上部p型柱区4c的厚度。到此为止的状态记载于图13。在图13的例子中，表示了进行1次离子注入的例子。

接着，在n^-型层21的表面，外延生长杂质浓度比n^-型漂移层2低的n^-型层21。此时，例如，可以以使n^-型层21的杂质浓度成为1.0×10¹²/cm³以上且1.0×10¹⁵/cm³以下的方式掺杂n型杂质而进行外延生长。

接着，在n^-型层21的表面上，通过光刻技术由例如光致抗蚀剂形成具有开口宽度w3的离子注入用掩模16e。这里，离子注入用掩模16e的开口部的位置形成在与离子注入用掩模16c的开口部不同的位置。另外，离子注入用掩模16e的开口部的掩模的间距与离子注入用掩模16c的开口部的掩模的间距相同。将该离子注入用掩模16e作为掩模，进行p型杂质例如硼的离子注入，在n^-型层21的表面层形成p型注入区域17。到此为止的状态记载于图14。接着，去除离子注入用掩模16e。应予说明，在图14中，通过进行1次从外延生长到离子注入的工序，将p型注入区域17形成为最上部p型层环14、最上部n型柱区3d的厚度，但也可以进行多次从外延生长到离子注入的工序。

接着，在n^-型层21的表面上，通过光刻技术由例如光致抗蚀剂形成具有开口宽度w2的离子注入用掩模16d。将该离子注入用掩模16d作为掩模进行n型杂质例如磷的离子注入，在n^-型层21的表面层形成n型注入区域18。到此为止的状态记载于图15。接着，去除离子注入用掩模16d。

接着，进行用于使p型注入区域17和n型注入区域18有源化的热处理(退火)。利用该热处理，已注入的杂质扩散，扩散后的杂质沿纵向相连，由此形成n型柱区3、p型柱区4、n⁺型区域12、最上部p型层环14和中央部p型层环15。这里，用于形成最上部p型层环14和中央部p型层环15的开口宽度w3为用于形成n型柱区3、p型柱区4的开口宽度w1的1倍以上且1.2倍以下。为了利用热处理使杂质扩散，最上部p型层环14的宽度和中央部p型层环15的宽度为n型柱区3的宽度和p型柱区4的宽度的1.3倍以上且2.0倍以下。到此为止的状态记载于图16。

如上所述，形成实施方式的sj-mosfet的终端区300侧的并列pn区20。有源区200侧的并列pn区19也可以通过图7～图9所示的多级离子注入或者沟槽形成。

接着，在有源区200侧的n型柱区3和p型柱区4的表面上，通过光刻技术由例如抗蚀剂形成具有期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法将p型的杂质进行离子注入。由此，在n型柱区3和p型柱区4的表面区域的一部分，形成p⁺型基区5。接着，去除用于形成p⁺型基区5的离子注入时使用的掩模。

接着，在p⁺型基区5的表面上，通过光刻技术由例如抗蚀剂形成具有期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法将n型的杂质进行离子注入。由此，在p⁺型基区5的表面区域的一部分，形成n⁺型源区6。接着，去除用于形成n⁺型源区6的离子注入时使用的掩模。

接着，进行用于使p⁺型基区5和n⁺型源区6有源化的热处理(退火)。另外，形成p⁺型基区5和n⁺型源区6的顺序可以进行各种改变。

接着，对半导体基体的正面侧进行热氧化，形成栅绝缘膜7、氧化膜13。由此，形成于有源区200侧的n^-型漂移层2的表面的各区域由栅绝缘膜7覆盖。

接着，在栅绝缘膜7上，作为栅电极8形成掺杂了例如磷的多晶硅层。接着，将多晶硅层进行图案形成而选择性地去除，在p⁺型基区5的夹在n⁺型源区6与n型柱区3之间的部分上留下多晶硅层。此时，也可以在n型柱区3上残存多晶硅层。

接着，以覆盖栅电极8的方式对例如磷酸盐玻璃(psg：phosphosilicateglass，磷硅玻璃)进行成膜，作为层间绝缘膜9。接着，对层间绝缘膜9和栅绝缘膜7进行图案形成而选择性地去除。例如，通过去除n⁺型源区6上的层间绝缘膜9和栅绝缘膜7，形成接触孔，使n⁺型源区6露出。接着，为了进行层间绝缘膜9的平担化而进行热处理(回流)。

接着，利用溅射对源电极10进行成膜，并利用光刻和蚀刻对源电极10进行图案形成。此时，在接触孔内埋入源电极10，使n⁺型源区6与源电极10进行电连接。应予说明，也可以在接触孔内隔着阻挡层金属埋入钨插塞等。

接着，在n⁺型半导体基板1的表面(半导体基体的背面)，对例如镍膜进行成膜，作为漏电极(未图示)。然后，进行热处理，形成n⁺型半导体基板1与漏电极的欧姆接合。由此，完成图1所示的mosfet。

另外，在终端区300中，可以设有场板、降低表面电场层(resurf)、保护环结构。

图17是表示示出了实施方式的sj-mosfet的结构的图2的a-a’的另一个例子的截面图。不同于图1之处在于有源区200侧的栅电极成为沟槽栅结构。另外，图1的p⁺型基区5成为p型基区22，在相邻的n⁺型源区6之间配置有p⁺型接触区23。n⁺型源区6和p⁺型接触区23电连接于源电极10。有源区200侧的并列pn层19的栅电极8即使为沟槽栅结构也可以获得同样的效果。

以上，如说明的那样，根据实施方式，在终端区的并列pn区的内部设置有间距宽的中央部并列pn区以及在并列pn区的表面层设置有间距宽的最上部并列pn区。由此，能够在中央部并列pn区、最上部并列pn区的部分与现有结构相比降低n型的杂质浓度，能够以更低的电压进行耗尽化，获得终端区的耐压比现有高的半导体装置。

以上在本发明中，以在硅基板的第一主面上构成有mos栅结构的情况为例进行了说明，但不限于此，可以对半导体的种类(例如，碳化硅(sic)等)、基板主面的面方向等进行各种变形。另外，在本发明中，在各实施方式中将第一导电型设为p型，将第二导电型设为n型，但本发明即使将第一导电型设为n型，将第二导电型设为p型也同样成立。

工业上利用可能性

如上所述，本发明的半导体装置和半导体装置的制造方法对于在电力转换装置、各种工业用机械等的电源装置中使用的高耐压半导体装置是有用的。