低电阻垂直通道立体存储器元件的制作方法
本揭露书涉及一种高密度存储器元件。特别涉及一种具有由多阶层存储单元排列成立体阵列的存储器元件。
背景技术：
随着集成电路元件的临界尺寸缩小到一般存储单元技术领域(commonmemorycelltechnologies)的极限，设计师正持续寻找将多重层存储单元阶层加以叠层的技术，以达成更大存储容量、更少每位成本。举例而言，将薄膜晶体管技术应用在电荷捕捉存储器技术中，见于lai，etal.，“amulti-layerstackablethin-filmtransistor(tft)nand-typeflashmemory，”ieeeint＇lelectrondevicesmeeting，11-13dec.2006之中，以及见于jungetal.，“threedimensionallystackednandflashmemorytechnologyusingstackingsinglecrystalsilayersonildandtanosstructureforbeyond30nmnode，”ieeeint＇lelectrondevicesmeeting，11-13dec.2006之中。此处并通过引用并入的方式，将此文献全文收载于本说明书之中。
另一个在电荷捕捉存储技术中提供垂直nand元件的结构被描述于katsumata，etal.，pipe-shapedbicsflashmemorywith16stackedlayersandmulti-level-celloperationforultrahighdensitystoragedevices，”2009symposiumonvlsitechnologydigestoftechnicalpapers，2009。katsumata等人所描述的结构包括一垂直nand元件，并使用硅-氧化硅-氮化硅-氧化硅-硅(silicon-oxide-nitride-oxide-silicon，sonos)电荷捕捉技术，在每一个栅极/垂直通道界面上建立一存储点。这个存储器结构，为以排列用来作为nand元件的垂直通道的半导体材料柱(column)、邻接于基材的下部选择栅以及位于顶端的上部选择栅为基础；使用与半导体材料主动柱状体(pillar)相交的平面字线阶层来形成多个水平字线；并于各阶层中形成所谓的环绕式栅极存储单元(gateallaroundthecell)。
在另一个具有垂直通道存储器的立体nand闪存技术中，存储器的垂直通道存储单元可沿着垂直主动柱状体(verticalactivepillars)排列。其中，主动柱状体是以单一主动柱状体的相反一侧来支撑存储单元。且在一些包括u形半导体薄膜结构的配置中，nand串行会沿着单一主动柱状体的一侧向下延伸，再向上延伸到主动柱状体的另一侧。如2016年12月20日公告的美国编号9,524,980号专利案所述，主动柱状体位于用来作为字线的导电条带叠层结构(stacksofconductivestrips)之中。存储单元(胞)则位于二者间。此处并通过引用并入的方式，将此文献全文收载于本说明书之中。因此，在这个结构中，每个主动柱状体的平截头体(frustum)上会形成两个存储器单元(胞)。平截头体上的每一个存储单元包括一个通道，位于主动柱状体一侧的薄膜半导体层中。在另一个方法中，此垂直通道结构可以支持位于每个垂直通道结构相对两侧上的偶数和奇数nand串行。
一般而言，垂直通道结构可能遇到高电阻的问题，特别是在结构的上部区；且立体nand闪存的位线和垂直通道结构上部区的薄膜之间很难有好的电性连接。
因此，有需要提供一种具有垂直通道结构的立体集成电路存储器元件，使其下部区具有低电阻及高可靠度，且使位于上部区的位线或其他导体具有较佳且较可靠的电性连接。
技术实现要素：
本说明书的一实施例揭露一种用来构建立体nand闪存的存储器元件。此存储器元件包括一个导电条带叠层结构；一个开口，例如沟道或孔洞，可穿过导电条带叠层结构将导电条带的多个侧壁从开口第一侧和第二侧暴露于外；一个数据存储结构，位于开口的一或两侧，并邻接导电条带叠层结构中的导电条带；一个垂直通道结构，包括一个或多个垂直通道膜，垂直地设置在开口的一或两侧，并与数据存储结构接触。垂直通道结构具有一个位于导电条带叠层结构上部或顶层的近端，以及一个位于导电条带叠层结构下部的远程。在一些实施例之中，垂直通道结构的垂直通道膜的近端连接至位于导电条带叠层结构顶端的上部通道焊垫(upperchannelpads)。此上部通道焊垫可借由选择性外延(selectiveepitaxy)来形成，形成一个外延硅或其他材料的自对准焊垫，使其厚度大于垂直通道结构中的垂直通道膜的厚度。
在一些实施例之中，垂直通道结构的垂直通道膜的远程连接至下部通道焊垫(lowerchannelpads)。此下部通道焊垫可借由选择性外延来形成，形成一个外延硅或其他材料的自对准焊垫，使其厚度大于垂直通道结构中的垂直通道膜的厚度。另外，上部通道焊垫和下部通道焊垫可借由同一个选择性外延生长工艺来形成，使垂直通道结构的近端和远程同时形成自对准焊垫。
在一些实施例之中，垂直通道结构的垂直通道膜的近端连接至位于导电条带叠层结构顶端的次高层通道焊垫(secondupperchannelpad)。此次高层通道焊垫可借由选择性外延来形成，形成一个外延硅或其他材料的自对准焊垫，使其厚度大于垂直通道结构中的垂直通道膜的厚度。次高层通道焊垫也可以和上述上部通道焊垫和下部通道焊垫其中的一者或二者，借由同一个选择性外延生长工艺来形成，以在垂直通道结构的近端形成二个自对准焊垫；或一个形成在近端，另一个形成在远程。
此处所说在垂直通道结构的垂直通道膜与焊垫之间的“连接(connection)”或“连接至(connected)”是指通过物理接触的电性连接，使得适合于存储器操作的电流从垂直通道膜穿过焊垫。
在一些实施例中，上部通道焊垫和下部通道焊垫的掺杂浓度，包括n+掺杂(或p+掺杂)，可以大于垂直通道膜的掺杂浓度。其中，垂直通道膜可被掺杂以作为nand串行中存储单元的通道。
在一些实施例中，存储器元件可以包括一个或多个位于导电条带叠层结构上方，包含源极线的图案化导电层，以及一个层间连接器，借以将源极线连接至位于导电条带叠层结构上方的上部通道焊垫。在一些实施例中，存储器元件可以包括一个或多个位于导电条带叠层结构上方，包含位线的图案化导电层，以及一个层间连接器，借以将位线连接至位于导电条带叠层结构上方的上部通道焊垫。
本说明书的一实施例揭露一种方法，以制作上述具有一个或多个垂直通道及一个或多个通道焊垫的存储器元件。在一些实施例中，此制作方法包括形成位于导电条带叠层结构中的开口侧壁上的垂直通道膜。此一制作方法还包括，制作位于导电条带叠层结构顶部的上部通道焊垫以及位于开口下方阶层的下部通道焊垫。
本说明书的一实施例揭露一种包含有一个导电条带叠层结构和一个开口的立体存储器元件。一个垂直通道结构配置于此开口中。此垂直通道结构与位于开口侧壁上的数据存储结构接触。垂直通道结构包括一个第一垂直通道膜和一个第二垂直通道膜。第一垂直通道膜和第二垂直通道膜都具有一个近端和一个远程。第一垂直通道膜的近端电性连接至位于导电条带叠层结构顶端的第一上部通道焊垫；第二垂直通道膜的近端电性连接至位于导电条带叠层结构顶端的次高层通道焊垫。第一垂直通道膜和第二垂直通道膜的远程连接于开口下方区域的下部通道焊垫。上部通道焊垫和下部通道焊垫包括外延成长半导体结构，其厚度大于垂直通道膜的厚度。导电条带叠层结构中间阶层的导电条带可以构建来做为字线。导电条带叠层结构下方阶层的导电条带可以构建来做为反转辅助栅极线(inversionassistgatelines)。上部通道焊垫会增加位于上部区的垂直通道结构的导电性。另外，下部通道焊垫会使反转辅助栅极线对靠近垂直通道结构底部的导电性有较佳控制效果。
在一些实施例中，存储器元件包括nand存储单元串行或阵列。这些存储单元位于垂直通道结构和导电条带叠层结构用来作为字线的中间阶层导电条带的交叉处。存储器元件的顶部平截头体包括一个位于开口的第一侧，且被导电条带叠层结构的顶部导电条带的讯号所控制的第一开关，以及一个位于开口的第二侧，且被导电条带叠层结构的顶部导电条带的讯号所控制的第二开关。第一开关(例如接地选择线，gsl)可以用来将nand串行连接至共同源极线，或其他参考线；第二开关(例如串行选择线，ssl)可以用来将nand串行连接至位线，或连接于感测电路的其他导线。位于导电条带叠层结构上方的上部通道焊垫，在垂直通道结构与共同源极线，或其他参考线之间提供较佳的连接。位于导电条带叠层结构上方的次高层通道焊垫，在垂直通道结构与位线，或连接于感测电路的其他导线之间提供较佳的连接。
为了对本说明书上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：
附图说明
图1为根据先前技术所绘示的一种包含u型薄膜结构的立体存储器元件的简化透视图。
图2绘示图1的立体存储器元件u型薄膜结构的剖面示意图。
图3绘示立体存储器元件中的垂直通道结构的剖面示意图，其中垂直通道结构包括一个垂直通道膜、两个上部通道焊垫和一个下部通道焊垫。
图4为根据本说明书的一实施例，绘示立体体存储器元件中的垂直通道结构的剖面示意图，其中垂直通道结构包括两个垂直通道膜、一个上部通道焊垫和一个下部通道焊垫。
图5为根据本说明书的一实施例，绘示立体存储器元件中的垂直通道结构的剖面示意图，其中垂直通道结构包括两个垂直通道膜和一个下部通道焊垫。
图6、7、8、9、10、11、12、13及14为根据本说明书的一实施例，绘示形成前述图3的具有垂直通道结构的立体存储器元件的一系列工艺结构剖面示意图。
图15绘示包含有垂直通道结构的立体体存储器元件的简化透视图，其中垂直通道结构包括一个垂直通道膜、两个上部通道焊垫和一个下部通道焊垫。
图16绘示图15中立体存储器元件的垂直通道结构的下部结构透视图。
图17绘示制作此处所述具有垂直通道结构和通道焊垫的立体存储器元件的方法流程图。
图18绘示包括具有垂直通道结构和通道焊垫的立体存储器元件的集成电路存储器的方块图。
【符号说明】
100、1500：存储器元件
101：绝缘基材
102、104、702、704、706、710、720、1502、1504：导电条带叠层结构
140、1540、csl：共同源极线
160、1560、bl：位线
161、1561：层间连接器
170、250：u形薄膜结构
172、173：薄膜
174：间隙
175：气体
177、1577：电路路径
180、1580：交叉点
251a、251b、324、325、469、470、551b、551a、1402、1404、1406、1408、1572、1573：垂直通道膜
254、255、340、341、342、343、344、345、346、454、455、462、463、554、555、610、620、630、640、650：导电条带
259、258、458、459、558、559、wl：字线
269：电荷存储单元
260、261、560、561、1611、1631、ag：辅助栅极线
262、556、557、562：导电膜
270、271、570、571：存储单元
280：u形转弯
281、282：着落区
310、450、550、1570：垂直通道结构
321：阻挡介电层
322：电荷捕捉介电层
323：隧穿介电层
348a、1002、1004、1006、1008、1010：区域
348b、479、480、582、581、582、1406、1591、1592：上部通道焊垫
453：接缝
452a：参考线导体
569：电荷存储元件
605：介电绝缘层
610、620、630、640、650：导电材料层
615、625、635、645、655：绝缘材料层
660：氮化硅顶部层
702、704、706、710、720：开口
812：存储层
912、1302：半导体层
1012：掩模
1102、1104、1106、1108、1110：半导体焊垫
349、452b、580、1410、1593：下部通道焊垫
1501：集成电路基材
1530、1532：二氧化硅层
1531：氮化硅层
1616：下部通道焊垫的上表面
1618：下部通道焊垫的下表面
1611a、1631a：辅助栅极线的上表面
1611b、1631b：辅助栅极线的下表面
1701：在基材上形成绝缘层
1702：在绝缘层上形成导电条带叠层结构
1703：在导电条带侧壁上形成供数据存储结构
1704：在多个导电条带叠层结构上形成第一半导体层，并延伸至开口底部
1705：形成用来成长半导体焊垫的掩模
1706：成长半导体焊垫
1707：移除掩模
1708：在多个导电条带叠层结构和半导体焊垫上沉积第二半导体层
1709：退火以形成包括垂直通道膜及上部下部通道焊垫的垂直通道结构
1801：集成电路存储器
1805：输入/输数据总线
1810：控制逻辑
1820：偏压安排供应电压
1830：总线
1840：串行选择线/接地选择线译码器
1845：串行选择线/接地选择线
1850：偶数/奇数阶层译码器
1860：存储器阵列
1865：全局位线
1870：全局位线列译码器
1875、1885：数据线
1880：感测放大器和写入缓冲电路
1890：多重数据缓冲区
1891：输入/输出电路
1893：数据路径
gsl：接地选择线
ssl：串行选择线
ssle：偶数串行选择线
sslo：奇数串行选择线
gsle：偶数接地选择线
gslo：奇数接地选择线
具体实施方式
以下参考图1-18来提供本说明书中实施例的详细描述。
图1为根据的美国编号9,524,980号专利案所述的立体垂直通道技术所绘示的一种包含u型薄膜结构的立体存储器元件的简化透视图。
存储器元件100包括绝缘基材101和位于绝缘基材101上方的多个导电层，并包括多个开口，以形成多个导电条带叠层结构，其包括至少一个顶部阶层导电条带(接地选择线或gsls和串行选择线或ssls)、多个中间阶层导电条带(字线或wls)、底部阶层导电条带(辅助栅极线或ag)。在图1所绘示的实施例中，第一导电条带叠层结构102包括一个底部阶层导电条带(ag)、多个中间阶层导电条带(wls)和一个顶部阶层导电条带(gsl)。第二导电条带叠层结构104包括一个底部阶层导电条带(ag)、多个中间阶层导电条带(wls)和一个顶部阶层导电条带(ssl)。位于第一导电条带叠层结构102和第二导电条带叠层结构104中的相邻字线，分别连接至彼此分隔的偏压电路，借此可以分别存取并使用位于相邻两条字线间的垂直通道结构的平截头体上的两个电荷储位(chargestoragesites)来存储数据。
u形薄膜结构170位于第一导电条带叠层结构102和第二导电条带叠层结构104之间，并包括适用来做为存储单元通道的半导体材料。在本实施例中，多个导电层，例如位线160和共同源极线140，彼此直交排列在第一导电条带叠层结构102和第二导电条带叠层结构104上方，并且通过层间连接器161连接至包括u形薄膜结构170上部区的多个第一导电条带叠层结构和第二导电条带叠层结构。在本实施例中，层间连接器161包括借由沉积工艺在导孔(vias)中形成半导体，例如多晶硅，并且覆盖用来形成垂直通道膜的薄膜半导体。因此，形成层间连接器161的导孔需要准确对准。用来形成导孔的刻蚀工艺也需要避免损害到位于导电条带叠层结构顶部的薄膜。且在此处也较难以形成高质量的接触。
存储器元件可以包括位于界面区中的数据存储结构。其中，界面区位于第一和第二导电条带叠层结构中多个中间阶层电条带的侧壁与u形薄膜结构170的交叉点180上。存储层可以包括多层数据存储结构，例如闪存技术领域所习知的闪存技术，包括，硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide、ono)结构、硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，onono)结构、硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，sonos)结构、能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgapengineeredsilicon-oxide-nitride-oxide-silicon，be-sonos)结构、氮化钽-氧化铝-氮化硅-硅氧化物-硅(tantalumnitride，aluminumoxide，siliconnitride，siliconoxide，silicon，tanos)结构以及金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-kbandgap-engineeredsilicon-oxide-nitride-oxide-silicon，mabe-sonos)。
nand串行包括位于第一导电条带叠层结构102和第二导电条带叠层结构104的导电条带相反两侧的多个存储单元。u形薄膜结构170的存储单元中的通道，是由两个半导体材料薄膜172和173所构成，并借由间隙174来彼此分隔。其中，间隙174是用来作为绝缘结构，或者是用来作为二薄膜之间的一部分绝缘结构。在形成期间，此间隙可将气体175(例如来自大气的气体)封闭在腔室中。半导体材料薄膜172和173在主动柱状体的底部彼此连接。电路路径177绘示了u形nand串行在共同源极线140与位线160之间的电流。位于沟道状孔洞底部的半导体材料薄膜可能会具有相对较高的电阻，并且会因为开口深度的均匀性不易维持，而产生可靠性的问题。
图2绘示图1的立体存储器元件100的u型薄膜结构250的剖面示意图。u型薄膜结构250包括一个垂直半导体本体(verticalsemiconductorbody)，此一垂直半导体本体包括沿着主动柱状体的长轴，以及在主动柱状体底部电性连接的第一和第二垂直通道膜251a和251b。u型薄膜结构250的厚度可以小于20纳米(nanometers)，且为了沿着结构的整体长度获得存储单元的薄通道本体的有利效果，其厚度可以小于10纳米。电荷存储单元269设置在主动柱状体的每一侧边上。第一垂直通道膜251a在一侧提供用来作为串行选择线晶体管的通道本体，而第二垂直通道膜251b在另一侧提供用来作为接地选择线晶体管的通道本体。第一和第二垂直通道膜251a和251b在u形薄膜结构250的底部相互连接。图2绘示位于导电条带叠层结构的上方阶层，分别构建来做为串行选择线和接地选择线的导电条带254和255。串行选择线导电条254和接地选择线导电条255可以在外表面上包括导电性较高的导电膜256和257，例如金属硅化物膜。图2还绘示了辅助栅极线260和261。其中，辅助栅极线260和261可以通过位于导电条叠层结构中的导电条来加以实现。辅助栅极线260和261可以在外表面上包括导电性较高的导电膜262，例如金属硅化物膜。导电条被构建来做为u形薄膜结构250相对两侧的第一和第二字线。因此，在此结构中第一字线259与第二字线258相对设置。在本实施例中，绘示了八个字线阶层。图2所绘示的结构在u形薄膜结构250的第一和第二侧上提供具有独立的电荷储位的存储单元270和271。此外，此种结构支持沿着u形薄膜结构250的相对一侧延伸的单一u形nand串行的操作。
在图2的实施例中，字线、串行选择线和接地选择线的垂直尺寸厚度可以决定串行选择线晶体管、存储单元和接地选择线晶体管的通道长度。在图3所绘示的结构中，串行选择线和接地选择线导电条带254和255的厚度实质大于字线导电条带的厚度。这个较长的通道长度，有助于在垂直通道结构的一侧，使用足以关闭晶体管的偏置电压来操作串行选择线晶体管，即使当相反一侧的偏置电压可能足以开启晶体管时，其仍不受影响。
图2所绘示结构中的辅助栅极线260和261也具有实质大于字线的厚度。u形薄膜结构250中的u形转弯280区域位于辅助栅极线260和261的下方。
共同源极线(csl)结构，例如图案化金属层中的导线，可以直交地排列在第一导电条带叠层结构和第二导电条带叠层结构上方，并且连接到u形薄膜结构250的着落区(landing)282。位线(bl)结构，例如图案化金属层中的导线，可以直交地排列在第一导电条带叠层结构和第二导电条带叠层结构上方，并且连接到u形薄膜结构250的着落区281。共同源极线着落区282和位线着落区281，可以借由用来在u形薄膜结构250中制造通道膜的薄膜沉积工艺来形成，其厚度可以小于20纳米。然而，这种薄着落焊垫存在着制造问题，可能导致位于其上的图案化导体，包括共同源极线或位线，形成不良的电连接。
图3是根据一个实施例绘示立体存储器元件中的垂直通道结构550的剖面示意图，其包括两个垂直通道膜、两个借由选择性外延形成的上部通道焊垫和一个借由选择性外延形成的下部通道焊垫。垂直通道结构550可以包括第一垂直通道膜551b和第二垂直通道膜551a。第一垂直通道膜551b的近端连接到第一上部通道焊垫582。第二垂直通道膜551a的近端连接到第二上部通道焊垫581。第一垂直通道膜551b和第二垂直通道膜551a的远程连接到下部通道焊垫580。第一上部通道焊垫582、第二上部通道焊垫581和下部通道焊垫580可以包括厚度大于垂直通道膜的自对准外延生长半导体结构。使用自对准工艺来增加上部通道焊垫的着落区厚度，并改善垂直通道结构上部中的连接结构，借以提高nand串行的可靠性和性能。
电荷存储元件569设置在主动柱状体的每一侧上。第一垂直通道膜551b在一侧提供用于串行选择线晶体管的通道本体，而第二垂直通道膜551a在另一侧提供用于接地选择线晶体管的通道本体。
图3绘示了位于导电条带叠层结构上部，分别被构建来作为串行选择线和接地选择线的导电条带554和555。这些选择线导电条带554和555可以在其外表面上包括导电度更高的导电膜556和557，例如金属硅化物膜。图3还绘示了辅助栅极线560和561，辅助栅极线560和561可以借由导电条带叠层结构中的导电条带来加以实现。辅助栅极线560和561可以在其外表面上包括导电度更高的导电膜562，例如金属硅化物膜。导电条带构建来作为位于垂直通道结构550相对两侧上的第一和第二字线。因此，第一字线559与该结构中的第二字线558相对设置。在本实施例中，绘示了八个字线阶层。图3所绘示的结构在u形薄膜结构250的第一和第二侧上提供具有独立的电荷存储位的存储单元570和571。此外，此种结构支持沿着垂直通道结构550的相对一侧延伸的单一u形nand串行的操作。
在图3的实施例中，字线、串行选择线和接地选择线的垂直尺寸厚度可以决定串行选择线晶体管、存储单元和接地选择线晶体管的通道长度。在图3所绘示的结构中，串行选择线和接地选择线导电条带554和555的厚度，实质大于字线导电条带的厚度。这个较长的通道长度，有助于在垂直通道结构的一侧，使用足以关闭晶体管的偏置电压来操作串行选择线晶体管，即使当相反一侧的偏置电压可能足以开启晶体管时仍不受影响。图3所绘示的结构中的辅助栅极线560和561的厚度也实质大于字线导电条带的厚度。
位于第一导电条带叠层结构上的第一上部通道焊垫582为垂直通道结构550和共同源极线提供较佳的连接。位于第二导电条带叠层结构上的第二上部通道焊垫581为垂直通道结构550和位线提供了较佳的连接。垂直通道结构底部的下部通道焊垫580可以与辅助栅极线重迭，借此与辅助栅极线组合以改善垂直通道结构的下部区域附近的导电性。
第一垂直通道膜551b和第二垂直通道膜551a，可以包括适于用来作为存储单元的通道的半导体材料，例如硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、碳化硅(sic)和石墨烯等材料。第一上部通道焊垫582、第二上部通道焊垫581和上部通道焊垫580，可以包括外延生长的半导体材料，例如硅、多晶硅、锗、硅锗、砷化镓和碳化硅。第一上部通道焊垫582、第二上部通道焊垫581和下部通道焊垫580，可以还包括具有相对较高掺杂浓度的半导体材料，例如多晶硅。使得它们具有比第一垂直通道膜551b和第二垂直通道膜551a更高的导电性。
因此，公开了具有垂直通道结构的立体存储器元件，垂直通道结构包括一个或多个垂直通道膜和至少一个或多个通道焊垫。垂直通道结构中的通道焊垫，可以是上部通道焊垫或下部通道焊垫。垂直通道膜的近端连接到上部通道焊垫。垂直通道膜的远程连接到下部通道焊垫。在一些实施例中，上部通道焊垫和下部通道焊垫可具有比垂直通道膜更高的掺杂浓度，从而使通道焊垫具有比垂直通道膜更低的电阻。上部通道焊垫可以用来作为立体存储器元件上方的任何图案化导体层中厚度较大的低电阻着落垫。位于垂直通道结构的下方区域附近的下部通道焊垫可以使得辅助栅极线能够对下方区域的导电性进行更好的调校。借由较大的掺杂浓度和更可靠的工艺，下部通道焊垫还可以降低垂直通道结构的下方区域的电阻。
此技术也可用于其他垂直通道结构。图4为根据本说明书的另一环绕式栅极nand串行的实施例，绘示立体存储器元件中的nand串行的垂直通道结构剖面示意图。其中，垂直通道结构包括两个垂直通道膜、一个上部通道焊垫和一个下部通道焊垫。图4中的立体体存储器元件包括如本文所述的多个上部选择线。垂直通道结构310设置在穿透多个阶层的开口中，其中每个阶层包括相应的导电条带(340、341、342、343、344、345和346)。其中，这些导电条带包括构建来作为选择线(340和346)的导电条带，或者是借由绝缘材料与其他导电条带分离的字线(341、342、343、344和345)。在特定实施例中，导电条带可以包括多晶硅、钨或其他导电半导体，或金属或所述金属的合金、金属化合物或上述导电材料的组合。为了避免图标过于拥挤，图标中并未绘示绝缘材料。其中，用来实现垂直通道结构310的开口的深度可以是显著的，以使得在特定实施例中可以容纳16个、32个、64个或更多的阶层。
如剖面图所绘示的垂直通道结构310，包括位于孔状开口一侧上的第一垂直通道膜324和位于孔状开口另一侧上的第二垂直通道膜325。第一垂直通道膜324和第二垂直通道膜325可以包括单一个圆柱形膜。此外，第一垂直通道膜324和第二垂直通道膜325在顶部和底部相互连接。第一垂直通道膜324和第二垂直通道膜325合并并覆盖导电条带叠层结构的区域348a，用来作为后续在上部通道焊垫348b近端上实施的外延生长的晶种。上部通道焊垫348b电连接到位线(未绘示)。第一垂直通道膜324和第二垂直通道膜325也连接到外延生长所形成的下部通道焊垫349。下部道焊垫349电性连接到参考线，例如共同源极线(未绘示)。
本实施例中的垂直通道膜，可以包括适于用来作为存储单元通道的半导体材料，例如硅、锗、硅锗、砷化镓、碳化硅和石墨烯等材料。图4所绘示的上部和上部通道焊垫可以包括外延生长的半导体材料，例如硅、多晶硅、锗、硅锗、砷化镓和碳化硅。上部和下部通道焊垫可以还包括具有相对较高掺杂浓度的半导体材料，例如外延硅。使得它们具有比垂直通道膜更高的导电性。
立体存储器元件包括数据存储层，在开口内部导电条带的侧壁上线状排列，借以在垂直通道结构310以及用来作为字线的导电条带二者的交叉点形成多个存储单元。在本实施例中，数据存储层包括阻挡介电层321、电荷捕捉介电层322和隧穿介电层323。也可以使用其他类型的数据存储层。
在本实施例中，位于上方(本实施例的顶部)的导电条带340被构建来作为上部选择线的一部分。根据本实施例的目的，将其称为垂直通道结构的串行选择线ssl。借此，在导电条带340和垂直通道结构310的交叉点的平截头体上形成上部选择栅极晶体管。借由将布线连接至用来控制上部选择栅极操作的译码驱动电路的方式，将这些导电条带构建来作为串行选择线的一部分。本实施例中，上部选择栅极晶体管的栅介电层借由数据存储层(321、322和323)所构成。在制造或配置nand串行期间，用于上部选择栅极晶体管的数据存储层，可以被设定为低临界状态，使其可做为用来将nand串行连接到对应位线的开关。在另一些实施例中，栅介电层可以使用，例如单层硅氧化物，或不能存储电荷的其他栅介电质材料来实现。
位于中间阶层的导电条带(341、342、343、344和345)，构建来作为字线的一部分。借由将布线连接到字线驱动的方式，将这些导电条带构建成为字线的一部分。存储单元形成在垂直通道结构310的平截头体与构建来作为字线的一部分导电带(341-345)的交叉点的结构上。
位于下方阶层的导电条带346被构建来作为垂直通道结构的下部选择线的一部分，根据本实施例的目的，将其称为接地选择线gsl。借此，在导电条带346和垂直通道结构310交叉点的平截头体上形成下部选择栅极晶体管。如图所示，本实施例中下部选择栅极晶体管的栅介电层，由位于垂直通道结构底部的下部通道焊垫349与导电条带346之间的一个绝缘层所构成。此下部选择栅极晶体管用来作为将nand串行连接到对应参考线的开关。
图5为绘示支持偶数和奇数nand串行的另一种垂直通道结构450剖面示意图。垂直通道结构450具有位于两侧的存储单元，以及构建来作为偶数和奇数串行选择线ssle和sslo、偶数和奇数接地选择线gsle和gslo以及偶数字线和奇数字线的导电条带。
图5中的垂直通道结构450包括垂直多晶硅半导体本体，其包括借由接缝453分开的偶数垂直通道膜470和奇数垂直通道膜469。偶数垂直通道膜470和奇数垂直通道膜469的远程连接到参考线导体452a。而且，包含有外延半导体的下部通道焊垫452b，设置在开口下方阶层中的偶数垂直通道膜470和奇数垂直通道膜469之间。其中，外延半导体可以是，例如通过如上所述的自对准选择性外延生长的外延硅。立体存储器元件包括位于半导体本体的每一侧上的电荷存储元件，其可以，如图所示，在导电条带叠层结构的侧壁上彼此连续，或者在导电条带叠层结构中用来作为字线的导电层侧壁上，分隔成个别的单元。
垂直通道结构450包括邻接于串行选择线ssle和sslo的导电条带，且提供串行选择线晶体管垂直通道本体的部分，以及借由下部通道焊垫452b与参考导体结合的部分。在与下部通道焊垫452b接触或结合的垂直通道结构的部分之间，接缝453设置在偶数和奇数字线之间的垂直通道结构450内。接缝453在与字线交叉点的列平截头体(例如，在偶数字线458和奇数字线459的阶层)上，将偶数垂直通道膜470和奇数垂直通道膜469的本体分离，以提供存储单元薄通道膜。而此区域中的导电条带则是构建来作为字线。
图5绘示构建来作为串行选择线的导电条带454和455。串行选择线导电条带454和455可以在外表面上包括导电性更高的导电膜，例如金属硅化物膜。在本实施例中，垂直通道结构的通道膜469和470覆盖于此结构的顶部上，做为形成第一和第二上部通道焊垫479和480的外延生长的基础。第一上部通道焊垫479和第二上部通道焊垫480可以包括外延半导体，例如通过如上所述的自对准选择性外延生长所形成的外延硅。
图5还绘示出构建来作为偶数和奇数接地选择线gsle和gslo的下方阶层中的导电条带462和463。接地选择线462和463可以在外表面上包括导电性更高的导电膜，例如金属硅化物膜。类似地，位于中间阶层的导电条带，则是构建来作为垂直通道结构450的相对两侧上的偶数和奇数字线。因此，偶数字线458与该结构中的奇数字线459彼此相对设置。可以设置数量更少或更多，例如4个、16个、32个或更多的字线阶层。在一些实施例中，除用于实际数据存储的字线之外，也可以包括虚拟字线(dummywordlines)。在其他实施例中，全部或部分的串行选择线、字线和接地选择线，可以使用金属或不是多晶硅的其他导电材料来实现。
图5中所绘示的结构包括位于垂直通道结构450的相对两侧上的第一和第二nand串行。使用图5所绘示的结构提供的存储器元件，包括多个导电条带叠层结构、多个垂直通道结构；其中，所述的多个导电条带叠层结构包括偶数导电条带叠层结构和奇数导电条带叠层结构。所述多个垂直通道结构构建在具有偶数和奇数上部通道焊垫的多个导电条带叠层结构中相应的偶数和奇数导电条带叠层结构之间。所述多个垂直通道结构包括偶数和奇数垂直通道膜以及上部通道焊垫。
图5中的偶数和奇数垂直通道膜可以包括外延生长的半导体材料，例如硅、多晶硅、锗、硅锗、砷化镓和碳化硅。
图6至图14绘示制作具有类似图3所示垂直通道膜和通道焊垫结构的立体存储器元件的制造流程。
图6绘示在介电绝缘层605顶部上形成多个导电层之后的工艺的阶段。其中，介电绝缘层605包括位于半导体基材上的氧化硅或其他介电材料。为了形成图6所示的结构，被绝缘材料层615、625、635、645和655分隔开的多个第一导电材料层610、620、630、640和650，例如掺杂多晶硅或适合于用作字线的其他材料层，构建在介电绝缘层605上。氮化硅顶部层665设置在这些导电材料层和绝缘材料层上。在本说明书的实施例中，导电材料可以是为了与数据存储结构兼容而选择的重度掺杂p型多晶硅(p+多晶硅)或其他材料。氮化硅层可用于提供拉伸应力。氮化硅层可以改善叠层结构的均匀性，并减少高深宽比刻蚀期间所发生的弯曲现象。绝缘材料层可以包含采用本领域已知的各种方式所沉积而成的二氧化硅。绝缘材料层也可以包括其他绝缘材料和所述绝缘材料的组合。在本实施例中，除了顶部层665之外的所有绝缘层由相同的材料所构成。在其他示例中，不同的材料可以用于不同的层，以适合特定的设计目标。在形成多个材质层之后，进行图案化刻蚀以形成多个导电条带叠层结构和开口。
图7图7绘示在刻蚀多个材质层并停止在绝缘层605的顶面下方，以定义出多个导电条带叠层结构(包括导电条带叠层结构702、704和706)之后的工艺阶段。导电条带叠层结构702、704和706至少包括一个下方(例如，底部)阶层(ag)导电条带610、多个中间阶层导电条带(wl)620、630和640以及一个在导电条带叠层结构706中标记为650的上方(例如顶部)阶层导电条带(ssl/gls)。氮化硅顶部层660的条带设置在每个导电条带叠层结构上。导电条带叠层结构702、704和706包括将导电条带彼此分开的绝缘材料层615、625、635、645和655。
以刻蚀工艺进一步定义出开口710和720。开口可以是沟道或开孔。为了说明本申请的目的，仅揭示了一种用来定义一个或多个沟道的刻蚀工艺。然而，此处公开的技术也可用以形成开孔。在图7图7所绘示的实施例中，开口的宽度，可以是例如70纳米至120纳米。
图8绘示在多个导电条带叠层结构中的导电条带上方和侧壁上形成存储层812之后的工艺阶段。存储层接触多个导电条带的侧壁表面。存储层可以包括一个多层数据存储结构，此多层数据存储结构包括前述实施例讨论过的隧穿层、电荷存储层和阻挡层。
图9绘示形成在多个导电条带叠层结构上方，且具有与导电条带叠层结构共形表面的第一半导体层912之后的工艺阶段。在介电电荷存储的实施例中，第一半导体层912至少在形成存储单元的区域中与存储层812接触。第一半导体层912中的半导体材料，包括至少在多个导电条带叠层结构之间的区域中，借由选择合适作为存储单元垂直串行通道区的半导体材料(例如，硅)和掺杂浓度(例如，未掺杂或轻掺杂)的方式，在开口的侧壁上形成通道膜。第一半导体层912可以具有约10纳米或更小的厚度。如图9所示，在多个导电条带叠层结构之间的区域中，第一半导体层912延伸到位于多个导电条带叠层结构之间的开口底部，并覆盖存储层812。
图10绘示在邻接于第一半导体层912的导电条带叠层结构的侧壁上形成掩模1012之后的工艺阶段。掩模1012可以包括硅氧化物，例如氧化硅，或者适合于在外延生长期间用作掩模的半导体，例如氮化硅。掩模1012可借由在多个导电条带叠层结构上方沉积氧化硅或氮化硅层，使其具有与第一半导体层共形的表面，接着进行间隙壁刻蚀(非等向性刻蚀)以在侧壁上形成间隙壁结构。间隙壁结构形成掩模1012，暴露出区域1002、1004、1006、1008和1010，并暴露出用来形成半导体焊垫的自对准外延生长种子层。
图11绘示在掩模1012所暴露的区域1002、1004、1006、1008和1010上成长半导体焊垫之后的工艺阶段。半导体焊垫1102、1104、1106、1108和1110，是借由在暴露区域1002、1004、1006、1008和1010中，由半导体层912所接种的硅自对准选择性外延成长来形成。选择性外延成长，是一种用于在半导体基材上的预定接种区域中外延成长半导体材料的技术。此种预定地接种区域，通常是经由介电掩模暴露于外。半导体的成长条件，是选择性确保外延成长会在被暴露的区域上进行，而不在介电掩模上成长。在暴露区域的接种窗中，会选择性地启动外延生长。此种生长称之为选择性外延生长(seg)。
在一个实施例中，在选择性外延生长之后，半导体基材可以具有大于20纳米的厚度，其厚度可以介于，例如20纳米至150纳米之间，并且较佳介于40纳米至70纳米之间。鉴于选择性外延生长的动态特性，将上部表面与开口深处相比，上部焊垫的厚度可以不同于下部焊垫的厚度。在一个实施例中，半导体焊垫可以包括借由外延成长形成的半导体材料，例如硅，多晶硅、锗、硅锗、砷化镓和碳化硅。在一个实施例中，半导体焊垫可以包括具有相对较高掺杂浓度的半导体，例如多晶硅，使得它们具有比第一半导体层912更高的导电率。
图12绘示在去除掩模1012，进而在半导体焊垫1108和1110与第一半导体层912之间形成间隙1202之后的工艺阶段。在一个实施例中，掩模1012可借由始用氢氟酸或磷酸的湿式刻蚀来移除。
图13绘示在半导体焊垫1102、1104、1106、1108和1110以及第一半导体层912之上沉积第二半导体层1302，使其具有与半导体焊垫1102、1104、1106、1108和1110以及第一半导体层912共形的表面之后的工艺阶段。第二半导体层1302的沉积，可以填充去除掩模之后产生的间隙1202第二半导体层1302可以具有约10纳米或更小的厚度。第二半导体层1302中的半导体材料，包括借由选择材料(例如，硅)和掺杂浓度(例如，未掺杂或轻掺杂)的方式，来选择合适作为存储单元垂直串行的通道区的半导体材料。
可以进一步对图13的结构进行退火，以连接并改善半导体焊垫1102、1104、1106、1108和1110、第一半导体层912和第二半导体层1302之间的电导度，并且形成垂直通道结构。
图14绘示退火之后的工艺阶段。此一结构包括垂直通道结构，该垂直通道结构包括设置在导电条带叠层结构侧壁上的垂直通道膜1402和1404。垂直通道膜1402的近端连接到第一上部通道焊垫1406。垂直通道膜1404的近端连接到第二上部通道焊垫1408。垂直通道膜1402和1404的远程连接到下部通道焊垫1410。
图14的结构可以被进一步处理以形成立体存储器元件，如美国编号第9,524,980号专利案的图11至图18所示，此处并通过引用并入的方式，将此文献全文收载于本说明书之中。多个导电条带叠层结构之间的开口可以用绝缘材料，例如二氧化硅，填充在通道结构的内表面上。在一实施例中，至少在邻近中间阶层导电条带的区域中，可能会遗留有空气间隙(airgap)。在填充步骤之后，可以在多个导电条带叠层结构之间刻蚀柱状体，以形成多个以蜂巢状排列的垂直通道结构，使得垂直通道结构的每一行，沿着行方向偏离相邻的另一行。这种蜂窝状排列方式有助于形成具有更紧密间距的重迭位线。然后，对该结构进行刻蚀，以形成借由垂直通道结构连接的第一导电条带叠层结构和第二导电条带叠层结构的阵列。垂直通道结构的上部通道焊垫提供层间连接器较厚的着落区，以连接到共同源极线和位线。然后，与第一图案化导体层和第二图案化导体层一起形成接触插塞阵列。其中，接触插塞可以是金属接触插塞，包括钨插塞。第一图案化导体层包括连接到nand串行的接地选择线gsl一侧的导线(用来作为共同源极线进行操作)。第二图案化导体层包括连接到nand串行的串行选择线ssl一侧的位线(用来作为位线进行操作)。
图15绘示包含如本文所述的垂直通道结构的立体存储器元件1500的简化透视图。立体存储器元件1500包括存储单元的nand串行阵列。立体存储器元件1500包括集成电路基材1501以及由绝缘材料分开的多个导电条带叠层结构。导电条带叠层结构包括至少一个顶部阶层导电条带(接地选择线或gsl和串行选择线或ssl)、多个中间阶层导电条带(字线或wl)和一个底部阶层导电条带(辅助栅极或ag)。在图15所绘示的实施例之中，第一导电条带叠层结构1502包括一个底部阶层导电条带(ag)、多个中间阶层导电条带(wl)和一个顶部阶层导电条带(gsl)。第二导电条带叠层结构1504包括一个底部阶层导电条带(ag)、多个中间阶层导电条带(wl)和一个顶部阶层导电条带(ssl)。第一导电条带叠层结构1502和第二导电条带叠层结构1504中相邻的字线分别连接至彼此分隔的偏压电路(未绘示)，借此可以分别存取并使用位于相邻两条字线间的垂直通道结构的平截头体上的两个电荷储位来存储数据。这种独立字线的排列方式，例如可以借由将第一导电条带叠层结构的字线连接到第一偏压结构，以及将第二导电条带叠层结构的字线连接到单独的偏压结构来实现。相关的实例将于下文中描述。
用来作为字线、串行选择线、接地选择线和辅助栅极的导电条带可以包括各种材料，包括掺杂半导体、金属和导电化合物，包括硅、锗、硅锗、碳化硅、氮化钛(tin)、氮化钽(tan)、钨(w)和铂(pt)。
垂直通道结构1570设置在第一导电条带叠层结构1502和第二导电条带叠层结构1504之间。垂直通道结构1570包括分别设置在第一导电条带叠层结构1502和第二导电条带叠层结构1504的侧壁上的垂直通道膜1572和1573。垂直通道膜1572和1573连接到第一导电条带叠层结构1502顶部的第一上部通道焊垫1591并连接到第二导电条带叠层结构1504顶部的第二上部通道焊垫1592。垂直通道膜1572和1573都的远程连接到下部通道焊垫1593。
在图标的实施例中，多个位线结构1560和多个共同源极线结构1540直交地排列在第一和第二导电条带叠层结构上方，并且通过垂直通道结构1570的第一上部通道焊垫1591和第二上部通道焊垫1592以及层间连接器1561，连接到第一和第二导电条带叠层结构。
存储器元件包括多个存储层，例如位于第一和第二导电条带叠层结构中的多个中间阶层(wl)中的导电条带的侧壁表面与垂直通道结构1570之间的交叉点1580的界面区域中的数据存储结构。存储层可以包括多层数据存储结构，例如闪存技术领域所习知的闪存技术，包括，硅氧化物-氮化硅-硅氧化物结构、硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物结构、硅-硅氧化物-氮化硅-硅氧化物-硅结构、能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅结构、氮化钽-氧化铝-氮化硅-硅氧化物-硅结构以及金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅。
在代表性元件中，存储材料的介电层可以包括能隙工程复合隧穿介电层，其包括厚度小于2纳米的二氧化硅层1530，厚度小于3纳米的氮化硅层1531以及厚度小于4纳米二氧化硅层1532。在一个实施例中复合隧穿介电层由超薄氧化硅层o1(例如≤15埃
在本说明书的实施例中，位于第一和第二导电条带叠层结构相对两侧上交叉点1580的存储单元配置成nand串行。nand串行可以用于读取、擦除和写入操作。电路路径1577绘示通过第一上部通道焊垫1591、垂直通道膜1572、下部通道焊垫1593、垂直通道膜1573和第二上部通道焊垫1592，连接到共同源极线1540和位线结构1560的nand串行的电流。位于第一导电条带叠层结构上方的第一上部通道焊垫1591，提供垂直通道结构1570和共同源极线结构1540较佳的连接。位于第二导电条带叠层结构上方的第二上部通道焊垫1592，提供垂直通道结构1570和位线结构1560较佳的连接。位于垂直通道结构1570的下部区域中的下部通道焊垫1593与辅助栅极线重迭，进而能够增进辅助栅极线对垂直通道结构下部区域附近的导电性的控制。
图16绘示本说明书所述的立体存储器元件1500中的垂直通道结构1570下部区域的透视图。图16所绘示的实施例包括垂直通道膜1572和垂直通道膜1573。此二垂直通道膜较佳可以是厚度为20纳米或更小的薄膜。垂直通道膜连接到具有上表面1616和下表面1618的下部通道焊垫1593。第一侧半导体条带叠层结构包括构建来作为辅助栅极线的导电条带1631。第一辅助栅极线1631具有上表面1631a和下表面1631b。第二侧半导体条带叠层结构包括也可以构建来作为辅助栅极线的导电条带1611。第二辅助栅极线1611具有上表面1611a和下表面1611b。下部通道焊垫1593的上表面1616位于第一辅助栅极线1631的下表面1631b和第二辅助栅极线1611的下表面1611b的上方。下部通道焊垫1593的下表面1618位于第一辅助栅极线1631的下表面1631b和第二辅助栅极线1611的下表面1611b的下方。由于第一辅助栅极线1631和第二辅助栅极线1611与下部通道焊垫1593重迭，因此存储单元读取操作期间，通道结构1570下部区域的电阻大小可以由第一辅助栅极线1631和第二辅助栅极线1611来控制。切换辅助栅极线1631和1611将使得通道结构1570的下部区域在读取操作期间具有低电阻。在一些实施例中，下部通道焊垫1593中的半导体材料，可以具有比垂直通道膜1572和1573中的半导体材料还要高的掺杂浓度。因此，与垂直通道膜1572和1573的导电性相比，下部通道焊垫1593可以具有更高的导电性。
图17绘示用来制造如本说明书所述具有垂直通道膜和通道焊垫的立体存储器元件的方法流程图。此方法包括在基材上定义出用来形成具有如图14所示的垂直通道结构的多个区域。在每个区域中，此方法包括借由，例如在基材上沉积二氧化硅层或其他介电材料或所述材料的组合，在基材上形成绝缘层(步骤1701)。此一工艺还包括，在绝缘层(例如，图6中的绝缘层605)上方，形成适合作为字线，并且由绝缘材料分开的多个第一导电材料层(步骤1702)；以及对上述多个材质层进行刻蚀，借以定义出多个导电条带叠层结构(例如，图7图7中的导电条带叠层结构702、704和706)和多个开口(例如，图7图7中的开口710和720)(步骤1703)。这些导电条带叠层结构可以包括至少一个底部阶层导电条带(辅助栅极)，多个中间阶层导电条带(wl)以及一个顶部阶层导电条带(ssl和gsl)。
此一方法包括在多个导电条带叠层结构的导电条带侧壁表面上形成一个存储层(例如，图8中的存储层812)以提供数据存储结构(步骤1703)。此存储层可以包括电荷捕捉介电层，并且与多个导电条带的侧壁表面接触。
此方法包括在多个导电条带叠层结构上形成第一半导体层(例如，图9中的第一半导体层912)，使其具有与存储层共形的表面(步骤1704)。第一半导体层沿着相邻导电条带叠层结构之间的沟道侧壁向下延伸，并覆盖于开口(沟道)的底部上。
沉积氧化硅或氮化硅薄层，然后将其刻蚀，借以在相邻导电条带叠层结构的侧壁上的第一半导体层上方形成掩模(例如，图10中的掩模1012)(步骤1705)。其中，掩模可将用来成长半导体焊垫的区域暴露于外。
然后，如图11所述，借由选择性外延成长工艺在掩模所暴露的区域中成长半导体焊垫(步骤1706)。半导体焊垫可以具有比第一半导体层更高的n+掺杂浓度。之后，移除掩模(步骤1707)，并且如上图12和图13所述，沉积第二半导体层(图13中的第二半导体层1302)(步骤1708)。然后，对第一半导体层、第二半导体焊垫和第二半导体层进行退火(步骤1709)，以形成垂直通道结构。垂直通道结构包括设置在第一和第二导电条带叠层结构的侧壁上的垂直通道膜(例如，图14中的垂直通道膜1402和1404)。垂直通道膜的近端连接到第一上部通道焊垫(例如，图14中的第一上部通道焊垫1406)和第二上部通道焊垫(例如，图14中的第二上部通道焊垫1408)，并且垂直通道膜的远程连接到下部通道焊垫(例如，图14中的下部通道焊垫1410)。
图18绘示包括具有垂直通道膜和通道焊垫的立体nand阵列的集成电路1801简化芯片方块图。集成电路1801包括存储器阵列1860。此存储器阵列1860包括如本说明书所述的一个或多个存储区块，其中垂直通道结构包括位于集成电路基材上的垂直通道膜和通道焊垫。
串行选择线/接地选择线译码器1840耦接至排列于存储器阵列1860中的多条串行选择线/接地选择线1845。第一/第二阶层译码器1850耦接至多条偶数/奇数字线1855。全局位线列译码器1870耦接至多条沿着存储器阵列1860的列方向排列的全局位线1865，用以从存储器阵列1860中读取数据或将数据写入其中。地址经由总线1830从控制逻辑1810供应至译码器1870、译码器1840和译码器1850。在本实施例中，感测放大器和写入缓冲电路1880经由第一数据线1875耦接至列译码器1870。电路1880中的写入缓冲区可以存储多重写入(multiple-levelprogramming)的程序代码或作为程序代码的数值，借以标示所选择的位线是处于写入或抑制状态。列译码器1870可以包括多个电路，用来选择性地将写入或抑制电压施加到存储器中的位线，以响应位于写入缓冲区中的数据数值。
被感测放大器和写入缓冲电路所感应的数据，经由第二数据线1885提供至多重数据缓冲区(multi-leveldatabuffer)1890，然后经由数据路径1893耦接至输入/输出电路1891。在本实施例中，输入数据也被提供至多重数据缓冲区1890，用来支持对阵列中的独立双栅存储单元的每一独立侧边进行多重写入操作。
输入/输出电路1891将数据驱动至集成电路存储器1801外部的目标。输入/输出数据和控制讯号经由位于输入/输出电路1891、控制逻辑1810及集成电路存储器1801上的输入/输出埠，或集成电路存储器1801的其他内部外部数据源之间的输入/输数据总线1805来移动。集成电路存储器1801的其他内部外部数据源，例如通用处理器或特殊应用电路，或被存储器阵列1860所支持用来提供系统整合芯片(system-on-a-chip)功能的组合模块。
在图18所绘示的实施例中，控制逻辑1810使用偏压安排状态机(biasarrangementstatemachine)来控制通过方块1820的电压供应器或供应源所产生或提供的供给电压，例如，读取、擦除、验证和写入偏压，的应用。控制逻辑1810耦接至多重数据缓冲区1890和存储器阵列1860。控制逻辑1810包括控制多重写入操作的逻辑。在支持本说明书所述垂直nand结构的实施例中，逻辑被配置来执行以下方法：(i)例如使用字线层译码器来选取阵列中的一个存储单元阶层；(ii)例如借由选择第一侧或第二侧字线结构，来选取所选阶层中的垂直通道结构的一侧；(iii)例如借由在垂直通道结构的行上使用串行选择线开关和接地选择线开关来选取阵列中所选行中的垂直通道结构二以及(iv)将电荷存储在阵列中的一个或一个以上所选列中垂直通道结构的所选侧上的所选层中的电荷捕捉位置中，借以使用位线电路(例如耦接到所选全局位线上的页面缓冲器，排垂直通道结构)来表示数据。
在一些实施例中，逻辑配置来借由控制第二和第一字线层译码器，在阵列中所选的阶层中选择第二和第一交错字线结构其中之一者，来选择一个阶层和一个储位。
在一些实施例中，逻辑被配置来存储多阶层电荷，以使位于被选定的一侧的被选定阶层中的电荷捕捉位储位(chargetrappingsites)可以表示多于一位的数据。借由这种方式，阵列中垂直通道结构所选定平截头体中被选定的存储单元可以存储多于两位，包括存储单元每侧上多于一个位，的数据。每一存储单元单一位(single-bit-per-cell)的实施例也可以包括在此描述的结构中。
控制逻辑1810可以使用本领域已知的专用逻辑电路来实现。在另一些实施例中，控制逻辑包括通用处理器。其中，此通用处理器可以与用来执行计算器程序以控制元件操作相同的集成电路来实现。在其他实施例中，可以利用专用逻辑电路和通用处理器的组合来实现控制逻辑。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
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