半导体装置的制作方法

本发明实施例涉及一种具有电容器的半导体装置。

背景技术：

电容器用于形成集成电路。存在有多种不同的电容器。举例来说，金属-绝缘体-金属(metal-insulator-metal，mim)电容器已广泛用于例如混合信号电路、模拟电路、射频(radiofrequency，rf)电路、动态随机存取存储器(dynamicrandomaccessmemory，dram)、嵌入式动态随机存取存储器以及逻辑运算电路等的功能电路中。在系统芯片(system-on-chip)应用中，用于不同功能电路的不同电容器被集成在同一芯片上，以满足不同的目的。举例来说，在混合信号电路中，电容器用作去耦电容器及高频噪声滤波器。对于动态随机存取存储器电路及嵌入式动态随机存取存储器电路来说，电容器用于存储器存储，而对于射频电路来说，电容器在振荡器及相移网络(phase-shiftnetworks)中用于耦合及/或旁通(bypassing)目的。对于微处理器来说，电容器用于去耦。将这些电容器组合在同一芯片上的传统方式是将其制作在不同的金属层中。

技术实现要素：

本发明实施例提供一种半导体装置包括第一电容器及并联连接到所述第一电容器的第二电容器。所述第一电容器包括半导体区及第一多个栅极堆叠。所述第一多个栅极堆叠包括：多个栅电介质，位于所述半导体区之上且接触所述半导体区；以及多个栅电极，位于所述多个栅电介质之上。所述第二电容器包括：隔离区；第二多个栅极堆叠，位于所述隔离区之上；以及多个导电条，位于所述隔离区之上且平行于所述第二多个栅极堆叠。所述第二多个栅极堆叠与所述多个导电条交替地布置。

附图说明

结合附图阅读以下详细说明，会最佳地理解本发明的各方面。应注意，根据业内标准惯例，各种特征并非是按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出根据一些实施例的混合式去耦电容器的示意图。

图2示出根据一些实施例的混合式去耦电容器的示意性布局。

图3a、图3b、图3c以及图3d示出根据一些实施例的混合式去耦电容器中的变容器的俯视图及剖视图。

图4a、图4b、图4c以及图4d示出根据一些实施例的混合式去耦电容器中的梳状电容器的俯视图及剖视图。

图5示出根据一些实施例的混合式去耦电容器的示意性布局。

图6示出根据一些实施例与混合式去耦电容器同时形成的鳍式场效晶体管(finfield-effecttransistor，finfet)。

具体实施方式

以下公开内容提供用于实作本发明的不同特征的许多不同的实施例或实例。以下阐述组件及构造的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有额外特征、从而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...之下(underlying)”、“在...下面(below)”、“下部的(lower)”、“上覆(overlying)”、“上部的(upper)”等空间相对性用语来阐述图中所示出的一个元件或特征与另一(些)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

根据各种示例性实施例，提供一种混合式去耦电容器及其形成方法。根据一些实施例，示出所述混合式去耦电容器的布局及剖视图。论述一些实施例的一些变化形式。在所有各种视图及说明性实施例中，相同的参考编号用于标示相同的元件。

去耦电容器(decouplingcapacitor)用于将电网络的一些部分与其他部分去耦。图1示出根据本发明一些实施例的混合式去耦电容器20的示意图。混合式去耦电容器连接在节点22与24之间。节点22及24可为信号节点、电源节点等。根据本发明的一些实施例，节点22及24中的一者是信号节点，而另一者是负电源节点vss。根据本发明的替代实施例，节点22及24两者均为载运信号而非电源电压的信号节点。举例来说，节点22及24可载运互补的信号。由某些电路元件引起并施加在节点22及24上的噪声经由去耦电容器20被分流，因此降低了噪声产生电路元件对邻近电路的影响。

根据本发明的一些实施例，去耦电容器20耦合在电源节点之间。举例来说，节点22及24中的一者可为正电源节点vdd，而另一者可为负电源节点vss。因此，提供电源电压vdd及vss的相应电源可适应电流汲取的变化，以便使电源电压的变化最小化。当装置中的电流汲取改变且电源本身无法即刻对所述改变作出响应时，去耦电容器20可充当电力存储装置，以响应于数百千赫兹至数百兆赫兹的频率处的电流汲取来维持电源电压。视使用情况而定，去耦电容器20可能需要具有高的电容，且因此可能占据大部分的芯片面积。

根据本发明一些实施例的去耦电容器20是混合式电容器，其包括并联连接的两种类型的电容器以提供大的电容。所述两种类型的电容器具有不同的结构。图1示出去耦电容器20包括多个第一类型的电容器cvar-1、cvar-2、...、等，所述多个第一类型的电容器是变容器。电容器cvar-1、cvar-2等被单独地及共同地称为电容器cvar，其中用语“var”表示变容器(varactor)。去耦电容器20还包括多个第二类型的电容器cgc-1、cgc-2、...，所述多个第二类型的电容器是形成有指叉式栅电极及接触插塞的电容器。电容器cgc-1、cgc-2等被单独地及共同地称为电容器cgc，其中字母“g”表示栅电极，且字母“c”表示接触插塞。混合式去耦电容器20的电容是所有电容器cvar及cgc之和。

图2示意性地示出去耦电容器20的一些部分的示意性布局(俯视图)。根据本发明的一些实施例，去耦电容器20包括排成一列(例如，列1)的多个电容器cvar-1、cvar-2等及电容器cgc-1、cgc-2等。电容器cvar与电容器cgc交替地布置在所述列中。两种电容器cvar及cgc的总数是依据单独电容器cvar及cgc的电容以及去耦电容器20的所需电容来加以选择。

根据本发明的一些实施例，电容器cvar及cgc具有相同的长度l。所述多个电容器cvar的宽度w1可彼此相等。所述多个电容器cgc的宽度w2可彼此相等。宽度w1可等于或大于宽度w2。在某一芯片区域中，有源区的密度不能超过某一值。否则，用于制造去耦电容器的工艺可能会出问题。在设计规则中规定了有源区的密度的最大值。根据本发明的一些实施例，宽度w1可被设计成使得电容器cvar中有源区的密度等于或略小于设计规则所容许的最大值。举例来说，宽度w1可小于约6μm，且可处于约5μm与约6μm之间的范围中。

与电容器cvar相邻的是电容器cgc。电容器cgc不含有源区。因此，紧邻电容器cvar以形成电容器cgc具有减小电容器cvar及cgc的组合区域中有源区的整体密度的益处。另一方面，如后续所述，由于电容器cgc具有高密度的接触插塞及栅电极，因此相邻电容器cgc来形成具有低密度的接触插塞及栅电极的电容器cvar也具有减小接触插塞及栅电极的密度的功能。根据本发明的一些实施例，每单位芯片面积的电容器cvar的电容高于每单位芯片面积的电容器cgc的电容。因此，电容器cgc的宽度w2可尽可能小，只要有源区、接触插塞及栅电极的密度可满足设计规则即可。根据本发明的一些实施例，宽度w2小于约3μm，且可处于约1.5μm与约3μm之间的范围中。此外，根据一些实施例，比率w1/w2可处于约2与约4之间的范围中。

图3a示出电容器cvar的一部分的放大俯视图。所示部分是从图2所示的区30获得。如图3a中所示，有源区32(半导体区)是细长的，且具有在x方向(图2中的行方向(rowdirection))上延伸的长度方向。有源区30被浅沟槽隔离(shallowtrenchisolation，sti)区40环绕，且因此，其边界由浅沟槽隔离区40界定。多个栅极堆叠34被形成为细长条，且具有在y方向(图2中的列方向(columndirection))上延伸的长度方向。在栅极堆叠34的相对两侧上可形成有栅极间隔壁(图中未示出)。多个接触插塞36被形成为细长条，且也具有在y方向上延伸的长度方向。栅极堆叠34与接触插塞36交替地配置。多个接触插塞50形成在栅极堆叠34之上且电连接到栅极堆叠34。多个接触插塞52形成在接触插塞36之上且电连接到接触插塞36。

图3b示出图3a所示结构的剖视图。所述剖视图是从包括图3a所示线3b-3b的平面获得。根据本发明的一些实施例，电容器cvar是基于鳍式场效晶体管(finfet)技术而形成，且有源区32包括突出而高于浅沟槽隔离区40的半导体鳍。浅沟槽隔离区40延伸到下方的半导体衬底38中。根据本发明的替代实施例，电容器cvar是基于平面晶体管技术而形成，且相应结构类似于图3b所示结构，只不过浅沟槽隔离区40的顶表面处于由虚线41标记的水平高度且不形成有半导体鳍。

栅极堆叠34包括栅电介质44及位于对应栅电介质44之上的栅电极46。根据本发明的一些实施例，各栅电介质44包括界面层(图中未单独示出)，所述界面层可为在对应有源区32的表面上形成的氧化硅层。所述界面层可通过执行热氧化以将有源区32的表面层转化成氧化物而形成。各栅电介质44可包括或可不包括在界面层上形成的高介电常数(high-k)介电层(图中未单独示出)。举例来说，所述高介电常数介电层可由氧化铝、氧化锆、氧化镧等形成。根据本发明的一些实施例，栅电极46由多晶硅或非晶硅形成。当由多晶硅或非晶硅形成时，栅电极46可包括多晶硅或非晶硅的顶部上的硅化物区(图中未单独示出)，以减小栅电极46与上覆接触插塞50之间的接触电阻。根据替代实施例，栅电极46可包括但不限于金属来形成。栅电极46可包括tin、tan、tial、钴、铝、其多层体以及其化合物。栅电极46可与形成p型鳍式场效晶体管或n型鳍式场效晶体管的栅电极共用同一工艺来形成。因此，栅电极46可与p型鳍式场效晶体管或n型鳍式场效晶体管具有相同的结构且包括相同的材料。

另外，栅极堆叠34的形成可包括：形成栅介电层，在栅介电层之上沉积栅电极层，并接着将栅介电层及栅电极层图案化以形成栅极堆叠34。所得的栅极堆叠34类似于图3b所示栅极堆叠。根据本发明的替代实施例，栅极堆叠34是替换栅极堆叠，其形成包括：形成虚拟栅极堆叠，在虚拟栅极堆叠的相对两侧上形成栅极间隔壁，刻蚀虚拟栅极堆叠以在栅极间隔壁之间留下开口，并在所述开口中形成替换栅电介质及替换栅电极。所得的栅极堆叠类似于图3b所示栅极堆叠，只不过栅电介质44还包括位于栅电极的相对两侧上的一些侧壁部分，其中所述侧壁部分由栅极堆叠34中的一者中的虚线45示出。

电容器cvar包括作为顶部电容器板的栅电极46、作为电容器绝缘体的栅电介质44、作为共同底部电容器板的有源区，所述共同底部电容器板由多个电容器共用。对应的电容器在图3b中被示出为底部电容器cvar-bottom。接触插塞36经由硅化物区48电连接到底部电容器板。包括位于硅化物区48正下方且与硅化物区48接触的部分以及位于栅极堆叠34正下方的部分在内的整个有源区32为相同导电类型，其可为p型或n型。因此，整个有源区32为相同导电类型，且充当底部电容器板。另一方面，各顶部电容器板(即，栅电极46)彼此物理地分隔，且经由接触插塞、通孔、金属线等被电内连。举例来说，图3b示出栅电极46连接到接触插塞50，接触插塞50进一步连接到节点22(也参照图1)。接触插塞36可连接到接触插塞52，接触插塞52连接到节点24(也参照图1)。因此，多个电容器cvar-bottom并联连接以形成去耦电容器20的一部分。

作为实例，图3b还示出一些层间电介质(inter-layerdielectric，ild)54、56及58。作为实例，栅极堆叠34、接触插塞36以及接触插塞50及52形成在层间电介质54、56及58中。应了解，虽然根据一些实施例示出了三层层间电介质，然而可存在两层层间电介质，例如，当栅电极46的顶表面与接触插塞36的顶表面处于相同水平高度时。层间电介质54的某些部分位于相邻的栅电极46与接触插塞36之间。因此，层间电介质54也充当寄生电容器cvar-side的电容器绝缘体的一部分，寄生电容器cvar-side为电容器cvar的一部分。由于从栅电极46至相邻的接触插塞36的距离比栅电介质44的厚度大得多，因此电容器cvar-side的电容小于电容器cvar-bottom的电容。因此，电容器cvar-bottom的电容是电容器cvar的电容的主要贡献者。

图3c示出图3a所示结构的剖视图。所述剖视图是从包括图3a所示线3c-3c的平面获得。根据本发明的一些实施例，有源区32包括半导体鳍33，半导体鳍33突出而高于浅沟槽隔离区40的顶表面。栅电介质44在半导体鳍33的顶表面及侧壁上延伸。栅电极46形成在栅电介质44之上，且具有与半导体鳍33交叠的顶部分以及位于半导体鳍33的相对两侧上的侧壁部分。因此，电容器cvar-bottom包括顶部分cvar-bottom-t及侧壁部分cvar-bottom-s。根据一些实施例，部分cvar-bottom-t的电容可为电容器cvar的电容的约90％或更多。

由于电容器cvar中的电容的主要贡献者是电容器cvar-bottom-t，因此可将宽度w3(如图3a中所示)最大化(前提是不违反设计规则)以增加电容器cvar的电容。使接触插塞36的宽度保持为小，以增加每单位面积中栅极堆叠34及接触插塞36的数目。参照图3a，根据本发明的一些实施例，栅极堆叠34的宽度w3大于约5nm，且可处于约5nm与约40nm之间的范围中。接触插塞36的宽度w4可小于约100nm，且可处于约10nm与约100nm之间的范围中。此外，栅极堆叠34与其相邻接触插塞36之间的距离d1可小于约40nm，且可处于约10nm与约20nm之间的范围中。

图3d示出图3a所示结构的剖视图。所述剖视图是从包括图3a所示线3d-3d的平面获得。图3d中示出接触插塞36中的一者。根据本发明的一些实施例，接触插塞36具有与有源区32的长度相等或实质上相等的长度，使得接触插塞36与下方的硅化物区48之间的接触面积增加以减小接触电阻。举例来说，接触插塞36的长度可介于有源区32的长度的约90％与100％之间。接触插塞36可在同一管芯上与形成鳍式场效晶体管的源极/漏极接触插塞在同一工艺中形成。举例来说，图6示出与去耦电容器20形成在同一管芯上的鳍式场效晶体管250的实例。鳍式场效晶体管250具有接触插塞236。接触插塞36(图3a、图3b、图3c以及图3d)可与源极/漏极接触插塞236在同一工艺中形成且具有相同的结构。根据本发明的一些实施例，接触插塞36包括障壁层36a及位于障壁层36a的底部分之上的金属区36b。障壁层36a还包括位于金属区36b的相对两侧上的部分。根据本发明的一些实施例，障壁层36a由氮化钛、氮化钽等形成。金属区36b可由钨、钴等形成。

图4a、图4b、图4c以及图4d示出电容器cgc的一部分的俯视图及剖视图。所示部分是从图2中的区59获得。图4a示出电容器cgc的俯视图。根据本发明的一些实施例，连续的浅沟槽隔离区40延伸遍及所示区59。因此，所示区59中没有有源区，且电容器cgc中没有有源区。浅沟槽隔离区40也可为连续延伸到所有电容器cvar及cgc中的连续区，如从图2、图3a及图4a可见。电容器cgc形成在浅沟槽隔离区40上。电容器cgc包括均在y方向上具有长度方向的多个细长栅极堆叠134及多个导电条136。导电条136可由金属形成，且在下文中被称为金属条，然而其可由其他导电材料形成。应了解，特征134采用用语“栅极堆叠”是因为特征134可与晶体管的栅极堆叠同时形成且因此可具有与晶体管的栅极堆叠类似的特征。然而，栅极堆叠134并非形成在有源区之上，且不执行任何“门控(gating)”功能。栅极堆叠134及金属条136可限制于浅沟槽隔离区40正上方的区，而不延伸超出浅沟槽隔离区40的边缘。

举例来说，图6示出与图3a及图4a所示电容器cvar及cgc形成在同一衬底38上及同一装置管芯中的晶体管250的立体图。栅极堆叠134可与晶体管250的栅极234同时形成。此外，图6示意性地示出与晶体管250的源极/漏极区252连接的源极/漏极接触插塞236。图4a中的金属条136也可与源极/漏极接触插塞236同时形成。因此，金属条136可具有与源极/漏极接触插塞236相同的结构。

在图4a所示出的所示实例中，在y方向上，两个栅极堆叠134(例如，134-1及134-2)的长度方向与在y方向上延伸的同一直线(图中未示出)对齐。根据本发明的一些实施例，两个所示栅极堆叠134可替换为单一个细长栅电极，其实质上延伸遍及区59的宽度w2。根据本发明的其他一些实施例，两个所示栅极堆叠134可替换为实质上延伸遍及区59的宽度w2的三个或更多个细长栅电极的组合。对齐至同一直线的栅极堆叠134的数目受设计规则影响，而在不违反设计规则的前提下，优选较少栅电极以实现较高的电容。

在所示实例中，在y方向上，单个金属条136实质上延伸遍及区59的宽度w2。根据本发明的其他实施例，单个金属条136由对齐至同一直线的两个、三个或更多个单独的金属条替换。对齐至同一直线的金属条136的数目受设计规则影响，而在不违反设计规则的前提下，优选较少金属条以实现较高的电容。

如图4a中所示，栅极堆叠134与金属条136交替地布置。因此，各栅极堆叠134与相邻的金属条136形成电容器，且各金属条136与相邻的栅极堆叠134形成电容器，所述电容器在图4a中示出。栅极堆叠134与金属条136之间的介电材料充当电容器绝缘体。如图4b中所示，所述介电材料包括层间电介质54。在栅电极的侧壁上可形成或可不形成栅极间隔壁(图中未示出)，且当被形成时，栅极间隔壁也为电容器绝缘体的一部分。为将电容器cgc的电容最大化，电容器绝缘体的厚度需要是小的，此意味着相邻的栅极堆叠134与金属条136之间的距离是小的。举例来说，距离d2(图4a)可小于约40nm，且可处于约10nm与约40nm之间的范围中。栅极堆叠134的宽度及金属条136的宽度也是小的，以增加栅极堆叠134与金属条136的总数且增加电容器cgc的电容。根据本发明的一些实施例，栅极堆叠134的宽度w5小于约40nm，且可处于约5nm与约20nm之间的范围中。金属条136的宽度w6可小于约40nm，且可处于约10nm与约40nm之间的范围中。

将电容器cvar(图3a)与电容器cgc(4a)进行比较，由于增加栅极堆叠34的宽度w3及减小栅极堆叠134的宽度w5可使得电容器cvar及cgc的电容增加，因此栅极堆叠34(图3a)的宽度w3大于栅极堆叠134(图4a)的宽度w5。根据一些实施例，比率w3/w5大于5，且可大于10。另外，接触插塞36(图3a)的宽度w4及金属条136(图4a)的宽度w6优选为小的，且可被设计为形成技术所容许的最小宽度，以将cgc的电容最大化。

图4b示出图4a所示结构的剖视图。所述剖视图是从包括图4a所示线4b-4b的平面获得。根据本发明的一些实施例，如图4b中所示，栅极堆叠134的底表面及金属条136的底表面接触浅沟槽隔离区40的顶表面。

栅极堆叠134包括栅电介质144及位于对应栅电介质144之上的栅电极146。根据本发明的一些实施例，各栅电介质144包括高介电常数介电层。根据本发明的一些实施例，栅电极146由多晶硅或非晶硅形成。当由多晶硅或非晶硅形成时，栅电极146可在多晶硅或非晶硅的顶部上包括硅化物区(图中未示出)。根据替代实施例，栅电极146是替换栅电极，其可包括但不限于金属来形成。栅电极146可包括tin、tan、tial、钴、铝以及其组合物。栅电极146可与栅电极246(图6)及栅电极46(图4a)中的任一者或两者同时形成。

如图4b中所示，作为实例，栅极堆叠134、金属条136以及接触插塞150及152形成在层间电介质54、56及58中。层间电介质54的一些部分位于相邻的栅电极146与金属条136之间。因此，层间电介质54也充当电容器cgc的电容器绝缘体的至少一部分。

图4b还示出栅电极146连接到接触插塞150，接触插塞150进一步连接到节点22(也参照图1)。金属条136可连接到接触插塞152，接触插塞152连接到节点24(也参照图1)。因此，多个电容器被并联连接以形成电容器cgc，电容器cgc是去耦电容器20的一部分。

图4c示出图4a所示结构的剖视图。所述剖视图是从包括图4a所示线4c-4c的平面获得。栅电介质144位于浅沟槽隔离区40正上方且接触浅沟槽隔离区40。栅电极146的一部分也与栅电介质144的底部分交叠。根据一些实施例，栅电介质144包括位于栅电极146的相对两侧上的侧壁部分(被示出为虚线区145)。根据其他实施例，栅电介质144不包括虚线区145。

将图4c与图3c及图2组合，应了解，上面形成有电容器cgc的浅沟槽隔离区40可为一直延伸到电容器cvar的区中且一直延伸到有源区32的边缘的连续浅沟槽隔离区(如图3c中所示)。

图4d示出图4a所示结构的剖视图。所述剖视图是从包括图4a所示线4d-4d的平面获得。图4d中示出金属条136。根据本发明的一些实施例，金属条136具有等于或者实质上等于但略小于对应cgc区的宽度w2(例如，大于宽度w2的约90％且小于宽度w2的100％)的长度，以便使电容最大化。金属条136可与形成鳍式场效晶体管250的源极/漏极接触插塞236(图6)在同一工艺中形成。因此，金属条136可具有与源极/漏极接触插塞236相同的结构。根据本发明的一些实施例，金属条136包括障壁层136a及位于障壁层136a的底部分之上的金属区136b。

根据本发明的一些实施例，如图2中所示，仅存在一列(列1)电容器cvar及cgc。根据替代实施例，存在多列(包括列1及列2以及可能更多)电容器cvar及cgc。使用虚线框标记出第二列(列2)，以表明其可被形成或可不被形成。各个列均可复制第一列。电容器cvar及cgc可被配置为阵列。根据本发明的一些实施例，一行电容器可全部为电容器cvar或全部为电容器cgc。此种设计易于进行布置。

图5示出根据替代实施例的去耦电容器20。这些实施例类似于图2所示实施例，只不过列2并非是列1的复制项。而是，列2的电容器相对于列1的电容器在y方向上移位。

本发明的实施例具有一些有利特征。由于变容器cvar中有源区的密度是高的，因此浅沟槽隔离区形成在变容器cvar的附近，以减小有源区的整体密度。这些隔离部的芯片区域可用于形成电容器cgc，使得这些区域不被浪费。因此，对应的去耦电容器是混合式电容器。由于混合式电容器是与晶体管及其接触插塞共用形成工艺而形成，因此制造成本不会增加。此外，混合式去耦电容器位于半导体衬底的表面处。上覆金属层未被使用，且因此仍可用于形成更多的电容器，例如金属-氧化物-金属(metal-oxide-metal，mom)电容器，所述电容器可与混合式去耦电容器并联连接以进一步增加所得的去耦电容器的电容。

根据本发明的一些实施例，一种装置包括第一电容器及并联连接到所述第一电容器的第二电容器。所述第一电容器包括半导体区及第一多个栅极堆叠。所述第一多个栅极堆叠包括：多个栅电介质，位于所述半导体区之上且接触所述半导体区；以及多个栅电极，位于所述多个栅电介质之上。所述第二电容器包括：隔离区；第二多个栅极堆叠，位于所述隔离区之上；以及多个金属条，位于所述隔离区之上且平行于所述第二多个栅极堆叠。所述第二多个栅极堆叠与所述多个金属条交替地布置。在一实施例中，所述多个栅电极被电连接在一起，所述第二多个栅极堆叠被电连接在一起，且所述多个金属条被电连接在一起。在一实施例中，所述隔离区连续地延伸到所述半导体区的边缘。在一实施例中，所述半导体区包括半导体鳍，且所述第一多个栅极堆叠形成在所述半导体鳍的顶表面及侧壁上。在一实施例中，所述第二多个栅极堆叠及所述多个金属条被限制在所述隔离区正上方的区中。在一实施例中，所述装置进一步包括晶体管，所述晶体管包括栅极堆叠，其中所述晶体管与所述第一电容器及所述第二电容器形成在同一半导体衬底上，其中所述第一多个栅极堆叠及所述第二多个栅极堆叠具有与所述晶体管的所述栅极堆叠相同的结构。在一实施例中，所述装置进一步包括：第一多个电容器，具有等同的结构且彼此并联连接，其中所述第一电容器包括在所述第一多个电容器中；以及第二多个电容器，彼此并联连接且并联连接到所述第一多个电容器，其中所述第二电容器包括在所述第二多个电容器中，其中所述第二多个电容器具有等同的结构。在一实施例中，所述第一多个电容器与所述第二多个电容器交替地配置在一列中。在一实施例中，所述半导体区具有与行方向平行的长度方向，所述行方向垂直于所述列的列方向。在一实施例中，各所述第一多个电容器占据具有第一宽度的芯片区域，且各所述第二多个电容器占据具有第二宽度的芯片区域，所述第二宽度小于所述第一宽度。在一实施例中，所述隔离区中不含有源区。

根据本发明的一些实施例，一种装置包括：半导体衬底；浅沟槽隔离区，延伸到所述半导体衬底中，其中所述浅沟槽隔离区包括第一部分及连续地连接到所述第一部分的第二部分；变容器，包括：有源区，由所述浅沟槽隔离区的所述第一部分包围，其中所述有源区充当所述变容器的底部电容器板；多个栅电介质，位于所述有源区之上且充当所述变容器的电容器绝缘体；以及多个栅电极，位于所述多个栅电介质之上且充当所述变容器的顶部电容器板；以及电容器，包括第一多个导电条及第二多个导电条，所述第一多个导电条及所述第二多个导电条与所述浅沟槽隔离区的所述第二部分交叠，其中所述第一多个导电条与所述第二多个导电条被交替地布置，且其中所述电容器并联连接到所述变容器。在一实施例中，所述多个栅电极与所述第一多个导电条是由相同的材料形成且具有相同的结构。在一实施例中，所述变容器进一步包括与所述多个栅电极交替地配置的多个细长接触插塞，其中所述多个细长接触插塞与所述第二多个导电条是由相同的材料形成且具有相同的结构。在一实施例中，所述装置进一步包括：多个变容器，具有与所述变容器等同的结构；以及多个电容器，具有与所述电容器等同的结构，其中所述浅沟槽隔离区连续地延伸到所述多个变容器及所述多个电容器中，且其中所述多个变容器与所述多个电容器交替地配置在一列中。在一实施例中，所述多个栅电极及所述第一多个导电条是由多晶硅或非晶硅形成。在一实施例中，所述多个栅电极及所述第一多个导电条是由金属形成，且各所述多个栅电介质包括底部分及侧部分，所述侧部分位于所述底部分之上并连接到所述底部分的相对两端。

根据本发明的一些实施例，一种装置包括：半导体衬底；以及隔离区，延伸到所述半导体衬底中；第一多个电容器，具有相同的第一结构，所述第一多个电容器包括变容器，其中所述变容器的有源区由所述隔离区包围；以及第二多个电容器，具有相同的第二结构，所述第二多个电容器是由第一导电条及第二导电条形成，所述第一导电条及所述第二导电条与所述隔离区交叠及接触，其中所述第一导电条及所述第二导电条充当所述第二多个电容器的相对的电容器板，且所述第二多个电容器中的每一者配置在所述第一多个电容器中的两者之间。在一实施例中，所述第一多个电容器并联连接到所述第二多个电容器。在一实施例中，所述第一导电条包括多晶硅或非晶硅。

以上内容概述了若干实施例的特征以使所属领域中的技术人员可更好地理解本发明的各方面。所属领域中的技术人员应了解，他们可易于使用本发明作为基础来设计或修改其他工艺及结构以施行本文所介绍实施例的相同目的及/或实现本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本发明的精神及范围，且在不背离本发明的精神及范围的条件下，他们可对本文作出各种改变、替代、及变更。