存储器结构及其制造方法与流程

本发明涉及存储器领域，更具体地，涉及一种存储器结构及其制造方法。

背景技术：

现如今，人们对高度集成电子装置越来越重视，高速、低功率、大密度的半导体存储器件得到快速发展。3dnand是业界所研发的一种新兴的闪存存储器，通过垂直堆叠多层数据存储单元来解决2d或者平面nand闪存存储器带来的限制，且具备更高的精度，有效地降低了制造成本和能耗。

然而，在目前的3dnand存储器制造工艺中，阵列叠层之间的沟道柱连接处因工艺问题会形成“l”型状的结构，当电荷流经此处时无法反型，造成了电荷迁移率下降，从而影响存储单元甚至存储阵列的p/e(编程/擦除)性能。

此外，阵列叠层之间不能完全对准(overlayshift)，在进行沟道底部osono(oxide-silicon-oxide-nitride-oxide)打孔工艺时，会造成沟道柱的损伤，从而严重影响存储器的生产良率。

技术实现要素：

有鉴于此，本发明提供了一种存储器结构及其制造方法。

根据本发明的一方面，提供了一种存储器结构的制造方法，包括：在半导体衬底的第一表面上形成第一阵列叠层，所述第一阵列叠层具有多个第一存储单元，每个所述第一存储单元包括第一栅极导体与第一沟道柱的一部分；在所述半导体衬底中形成相互隔开的多个导电通道；以及在所述半导体衬底的第二表面上形成第二阵列叠层，所述第二阵列叠层具有多个第二存储单元，每个所述第二存储单元包括第二栅极导体与第二沟道柱的一部分，所述第二沟道柱与所述第一沟道柱通过对应的所述导电通道电连接。

优选地，形成所述第一阵列叠层的步骤包括：在所述半导体衬底的第一表面上交替地形成第一层间绝缘层与第一牺牲层；以及形成贯穿所述第一层间绝缘层与所述第一牺牲层的多个所述第一沟道柱。

优选地，在形成所述第一沟道柱的步骤之前，形成所述第一阵列叠层的步骤还包括：利用交叠的所述第一层间绝缘层与所述第一牺牲层形成第一台阶结构，所述第一台阶结构的第一表面与所述半导体衬底的第一表面接触；覆盖所述第一台阶结构形成第一介质层；以及平坦化所述第一介质层，并露出所述第一台阶结构的第二表面的所述第一牺牲层。

优选地，在形成所述第一沟道柱的步骤之后，形成所述第一阵列叠层的步骤还包括：覆盖所述第一沟道柱形成第二介质层。

优选地，还包括在所述第二介质层上形成硬掩膜层。

优选地，所述硬掩膜层的材料包括高温碳。

优选地，在所述半导体衬底中形成相互隔开的多个导电通道的步骤包括：将所述半导体衬底翻面并从所述半导体衬底的第二表面进行减薄；以及从所述半导体衬的第二表面延伸至所述半导体衬的第一表面形成多个隔离区，所述多个隔离区将所述半导体衬底分隔从而形成相互隔开的所述多个导电通道。

优选地，形成所述多个隔离区的步骤包括：利用光刻与干法刻蚀工艺图案化所述半导体衬底；在图案化的所述半导体衬底中填充隔离材料；以及平坦化所述半导体衬底。

优选地，形成所述第二阵列叠层的步骤包括：在所述半导体衬底的第二表面上交替地形成第二层间绝缘层与第二牺牲层；以及形成贯穿所述第二层间绝缘层与所述第二牺牲层的多个所述第二沟道柱。

优选地，在形成所述第二沟道柱的步骤之前，形成所述第二阵列叠层的步骤还包括：利用交叠的所述第二层间绝缘层与所述第二牺牲层形成第二台阶结构，所述第二台阶结构的第一表面与所述半导体衬底的第二表面接触；覆盖所述第二台阶结构形成第三介质层；以及平坦化所述第三介质层，并露出所述第二台阶结构的第二表面的所述第二牺牲层。

优选地，在形成所述第二沟道柱的步骤之后，形成所述第一阵列叠层的步骤还包括：覆盖所述第二沟道柱形成第四介质层。

优选地，形成第一掺杂区和第二掺杂区的步骤包括：从所述半导体衬底的第一表面延伸至所述半导体衬底的内部形成所述第一掺杂区；以及从所述半导体衬底的第一表面延伸至所述第一掺杂区的内部形成所述第二掺杂区，其中，所述导电通道位于所述第一掺杂区与所述第二掺杂区处。

优选地，在形成所述第一阵列叠层之前，还包括对所述半导体衬底进行掺杂，形成第一掺杂区和第二掺杂区，其中，所述第一掺杂区与所述第二掺杂区分别采用第一类型的掺杂与第二类型的掺杂，二者相反，从而形成pn结，所述第一类型的掺杂为选自n型和p型之一，所述第二类型的掺杂为n型和p型的另一种。

根据本发明的另一方面，提供了一种存储器结构，包括：第一阵列叠层，具有多个第一存储单元，每个所述第一存储单元包括第一栅极导体与第一沟道柱的一部分；第二阵列叠层，与所述第一阵列叠层相对设置，具有多个第二存储单元，每个所述第二存储单元包括第二栅极导体与第二沟道柱的一部分；以及半导体衬底，位于所述第一阵列叠层与所述第二阵列叠层之间，包括第一掺杂区和第二掺杂区，所述半导体衬底中具有相互隔开的多个导电通道。

优选地，所述半导体衬底还具有多个隔离区，所述多个隔离区贯穿所述半导体衬底，以将所述半导体衬底分隔为所述多个导电通道。

优选地，所述第一阵列叠层包括第一台阶结构，其第一表面与所述半导体衬底的第一表面接触。

优选地，所述第一台阶结构具有交叠的第一层间绝缘层与第一牺牲层，所述第一层间绝缘层与第一牺牲层的尺寸从所述第一台阶结构的第一表面到所述第一台阶结构的第二表面依次递减。

优选地，所述第一阵列叠层还包括介质层，覆盖所述第一台阶结构与所述第一沟道柱。

优选地，还包括硬掩膜层，覆盖所述介质层。

优选地，所述硬掩膜层的材料包括高温碳。

优选地，所述第二阵列叠层包括第二台阶结构，其第一表面与所述半导体衬底的第二表面接触。

优选地，所述第二台阶结构具有交叠的第二层间绝缘层与第二牺牲层，所述第二层间绝缘层与第二牺牲层的尺寸从所述第二台阶结构的第一表面到所述第二台阶结构的第二表面依次递减。

优选地，所述第一掺杂区从所述半导体衬底的第一表面延伸至所述半导体衬底的内部；所述第二掺杂区从所述半导体衬底的第一表面延伸至所述第一掺杂区的内部，其中，所述导电通道位于所述第一掺杂区与所述第二掺杂区处。

优选地，所述第一掺杂区与所述第二掺杂区分别采用第一类型的掺杂与第二类型的掺杂，二者相反，从而形成pn结，所述第一类型的掺杂为选自n型和p型之一，所述第二类型的掺杂为n型和p型的另一种。

根据本发明提供的存储器结构及其制造方法，通过在第一阵列叠层与第二阵列叠层之间形成具有多个相互隔离的导电通道的半导体衬底，第一阵列叠层与第二阵列叠层间的沟道通过导电通道实现了电连接，本发明的存储器结构在阵列叠层之间的沟道连接处不存在“l”型状的结构，因此具有良好的编程/擦除性能。

此外，由于本发通过导电通道实现沟道的电连接，阵列叠层间的对准工艺窗口更大，从而降低了工艺的难度。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本发明的一些实施例，而非对本发明的限制。

图1示出了本发明实施例存储器的存储单元的存储串的电路原理示意图。

图2a示出了本发明实施例存储器的存储单元的存储串的电路对应的结构示意图。

图2b示出了图2a沿a-a线截取的截面结构示意图。

图3示出了本发明实施例存储器的立体结构示意图。

图4示出了图3沿b-b线截取的截面结构示意图。

图5至图17示出了本发明实施例存储器在制造方法中一部分阶段的截面结构示意图。

图18至图20示出了本发明实施例存储器的效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

图1示出了本发明实施例存储器的存储单元的存储单元串的电路原理示意图，图2a示出了本发明实施例存储器的存储单元的存储单元串的电路对应的结构示意图，图2b示出了图2a沿a-a线截取的截面结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1所示，每个存储单元串包括上选择晶体管(漏极侧选择晶体管)m1、下选择晶体管(源极侧选择晶体管)m2以及四个存储晶体管q1至q4。上选择晶体管m1、四个存储晶体管q1至q4以及下选择晶体管m2彼此串联连接。源极线(sourceline,sl)连接至下选择晶体管m2的源极，源极选择栅线(selectiongateforsource)sgs连接至下选择晶体管m2的栅极，漏极选择栅线(selectiongatefordrain)sgd连接至上选择晶体管m1的栅极，位线(bit-line)bl连接至上选择晶体管m1的漏极，字线(word-line)wl1至wl4分别连接至存储晶体管q1至q4的栅极。

图1中上选择晶体管m1、四个存储晶体管q1至q4以及下选择晶体管m2所对应的半导体结构如图2a、图2b所示，

存储单元串的上选择晶体管m1与下选择晶体管m2分别包括栅极导体层212、213，存储晶体管q1至q4分别包括栅极导体层211。栅极导体层211、212和213与存储单元串中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串包括沟道柱。沟道柱与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱的中间部分，栅极导体层211与沟道层34之间夹有隧穿介质层33、电荷存储层32和栅介质层31，从而形成存储晶体管q1至q4。在沟道柱的两端，栅极导体层212和213与沟道层34之间夹有栅介质层31，从而形成上选择晶体管m1和下选择晶体管m2。

在该实施例中，沟道层34例如由掺杂多晶硅组成，隧穿介质层33和栅介质层31分别由氧化物组成，例如氧化硅，电荷存储层32由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层211、212和213由金属组成，例如钨。沟道层34用于提供选择晶体管和控制晶体管的沟道区，沟道层34的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于n型的选择晶体管和控制晶体管，沟道层34可以是n型掺杂的多晶硅。

在该实施例中，沟道柱的芯部为沟道层34，隧穿介质层33、电荷存储层32和栅介质层31形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱的芯部为附加的绝缘层35，沟道层34、隧穿介质层33、电荷存储层32和栅介质层31形成围绕绝缘层35侧壁的叠层结构。

在该实施例中，上选择晶体管m1和下选择晶体管m2以及存储晶体管q1至q4使用公共的沟道层34和栅介质层31。在沟道柱中，沟道层34提供多个晶体管的源漏区和沟道层。

在本发明实施例存储器中，由位线驱动电路、漏极侧选择栅极驱动电路、字线驱动电路、源极侧选择栅极驱动电路、以及源极线驱动电路分别控制位线bl、漏极选择栅线sgd、字线wl1至wl4、源极选择栅线sgs以及源极线sl的电压。通过控制预定的存储晶体管q1至q4中电荷累积层33的电荷来读取、写入以及删除数据。

图3示出了本发明实施例存储器的立体结构示意图，图4示出了图3沿b-b线截取的截面结构示意图。

如图3、图4所示，本发明实施例存储器包括：第一阵列叠层10、第二阵列叠层20、半导体衬底100以及硬掩模层300，第二阵列叠层20与第一阵列叠层10相对设置，半导体衬底100位于第一阵列叠层10与第二阵列叠层20之间，半导体衬底100的第一表面与第一阵列叠层10的第一表面接触，半导体衬底100的第二表面与第二阵列叠层20的第一表面接触，硬掩模层300位于第一阵列叠层10的第二表面下方并与之接触，其中，第一阵列叠层10具有多个第一存储单元，每个第一存储单元包括第一栅极导体与第一沟道柱231的一部分；第二阵列叠层20具有多个第二存储单元，每个第二存储单元包括第二栅极导体与第二沟道柱232的一部分。

第一阵列叠层10包括第一台阶结构、第一沟道柱231、第一虚拟沟道柱241以及介质层250。

第一台阶结构具有交叠的第一层间绝缘层221与第一牺牲层511，第一层间绝缘层221与第一牺牲层511的尺寸从第一台阶结构的第一表面到第一台阶结构的第二表面依次递减，其中，第一台阶结构的第二表面为与第一台阶结构的第一表面相对的一面，第一台阶结构的第一表面与半导体衬底100的第一表面接触。

第一沟道柱231与第一虚拟沟道柱241穿通第一台阶结构，第一沟道柱231与第一虚拟沟道柱241的一端和半导体衬底100的第一表面接触，第一沟道柱231的另一端位于第一台阶结构的第二表面，第一虚拟沟道柱241的另一端位于介质层250中。

第一阵列叠层10中的介质层250覆盖第一台阶结构、第一沟道231以及第一虚拟沟道241，其中，硬掩模层300与第一阵列叠层10中的介质层250接触并将其覆盖。

第二阵列叠层20包括第二台阶结构、第二沟道柱232、第二虚拟沟道柱242以及介质层250。

第二台阶结构具有交叠的第二层间绝缘层222与第二牺牲层521，第二层间绝缘层222与第二牺牲层521的尺寸从第二台阶结构的第一表面到第二台阶结构的第二表面依次递减，其中，第二台阶结构的第二表面为与第二台阶结构的第一表面相对的一面，第二台阶结构的第一表面与半导体衬底100的第一表面接触。

第二沟道柱232与第一虚拟沟道242穿通第二台阶结构，第二沟道柱232与第二虚拟沟道柱242的一端和半导体衬底100的第一表面接触，第二沟道柱232的另一端位于第二台阶结构的第二表面，第二虚拟沟道柱242的另一端位于介质层250中。

第二阵列叠层20中的介质层250覆盖第二台阶结构、第二沟道柱232以及第二虚拟沟道柱242。

半导体衬底100包括半导体衬底100、第一阱区(第一掺杂区)110、第二阱区(第二掺杂区)120、第三阱区130、第三掺杂区141以及第四掺杂区142，此外半导体衬底100具有多个隔离区150以及相互隔开的多个导电通道(虚框处)。其中，第一阱区110与第二阱区120分别采用第一类型的掺杂与第二类型的掺杂，二者相反，从而形成pn结。

半导体衬底100为硅衬底。第一阱区110、第三阱区130从半导体衬底100的第一表面延伸至半导体衬底的内部，且第三阱区130围绕第一阱区110，第一阱区110与第三阱区130的掺杂类型为n型掺杂。

第二阱区120从半导体衬底100的第一表面延伸至第一阱区110的内部，第二阱区120为的掺杂类型为p型掺杂。

第三掺杂区141与第四掺杂区142分别位于第三阱区130与第二阱区120中，第三掺杂区141与第四掺杂区142的掺杂类型分别为n型掺杂与p型掺杂。

多个隔离区150延伸至半导体衬底100的第一表面与第二表面(贯穿半导体衬底100)，将半导体衬底100分隔为多个导电通道，其中，导电通道位于第一阱区110与第二阱区120处，第一沟道柱231与第二沟道通232过对应的导电通道实现电连接。

在发明的实施例中，第一牺牲层511与第二牺牲层521在后续工艺中可被栅极金属代替，形成栅极导体，其中，位于第一阵列叠层的栅极导体为第一栅极导体，位于第二阵列叠层的栅极导体为第二栅极导体。

发明还提供了一种存储器结构的制造方法，该方法包括：对半导体衬底进行掺杂，形成第一掺杂区和第二掺杂区；在半导体衬底的第一表面上形成第一阵列叠层，第一阵列叠层具有多个第一存储单元，每个第一存储单元包括第一栅极导体与第一沟道柱的一部分；在半导体衬底中形成相互隔开的多个导电通道；以及在半导体衬底的第二表面上形成第二阵列叠层，第二阵列叠层具有多个第二存储单元，每个第二存储单元包括第二栅极导体与第二沟道柱的一部分，第二沟道柱与第一沟道柱通过对应的导电通道电连接，其中，第一掺杂区与第二掺杂区分别采用第一类型的掺杂与第二类型的掺杂，二者相反，从而形成pn结。

图5至图17示出了本发明实施例存储器在制造方法中一部分阶段的截面结构示意图，下面将结合图5至图17对发明存储器结构的制造方法进行详细的说明。

如图5所示，在半导体衬底100中，利用离子注入形成第一阱区110、第二阱区120、第三阱区130、第一掺杂区141以及第二掺杂区142。

半导体衬底100例如为单晶硅衬底，在半导体衬底100中形成第一阱区110，围绕第一阱区110形成第三阱区130，第一阱区110与第三阱区130的掺杂类型为n型掺杂。进一步地，在第一阱区110中形成第二阱区120，第二阱区120为的掺杂类型为p型掺杂。进一步地，在第三阱区130与第二阱区120中分别形成第一掺杂区141与第二掺杂区142，第一掺杂区141与第二掺杂区142的掺杂类型分别为n型掺杂与p型掺杂。第一阱区110与第二阱区120可形成导电区。

进一步地，在半导体衬底100的第一表面上依次交替地堆叠第一层间绝缘层221与第一牺牲层511，如图6所示。在该步骤中，用于形成第一层间绝缘层221与第一牺牲层511的工艺例如包括热氧化、溅射或化学气相沉积。在一些优选实施例中，最上方的第一牺牲层511的厚度相对较厚，为后续平坦化步骤提供余量。

进一步地，利用交叠的第一层间绝缘层221与第一牺牲层511形成第一台阶结构，如图7所示。用于形成第一台阶结构的工艺例如包括光刻和蚀刻，第一层间绝缘层221与第一牺牲层511的尺寸从第一台阶结构的第一表面到第一台阶结构的第二表面依次递减，其中，第一台阶结构的第一表面与半导体衬底100的第一表面接触，第一台阶结构的第二表面为与第一台阶结构的第一表面相对的一面。

进一步地，覆盖第一台阶结构与半导体衬底100形成第一介质层251，如图8所示。用于形成第一介质层251的工艺例如包括热氧化、溅射或化学气相沉积。

进一步地，平坦化第一介质层251，并露出第一台阶结构的第二表面的第一牺牲层511，如图9所示。用于平坦化第一介质层251的工艺例如包括化学机械抛光。

进一步地，穿过第一层间绝缘层221与第一牺牲层511形成第一沟道柱231与第一虚拟沟道柱241，并覆盖第一沟道柱231与第一虚拟沟道柱241形成第二介质层252，如图10所示。第一沟道柱231与第一虚拟沟道柱241的一端与半导体衬底100的第一表面接触，进一步地，与第二阱区120接触，第一沟道柱231的另一端位于第一台阶结构的第二表面，第一虚拟沟道柱241的另一端位于介质层中。

进一步地，在第二介质层252上形成硬掩模层300，如图11所示。在该步骤中，硬掩模层300需要用耐高温的材料制成，以承受形成沟道时的温度，硬掩模层300还需要对第二介质层252具有较高的蚀刻选择性，以便在后续工艺对硬掩模层300与第二介质层252进行蚀刻选择，在一些优选实施例中，硬掩模层300的材料包括高温碳，然而本实施例并不限于此，硬掩模层300的材料还可以为其他耐高温、易去除的材料。

进一步地，将半导体衬底100进行翻转并将半导体衬底100从第二表面减薄至接近第一阱区110的程度，如图12、13所示。该步骤的目的是使半导体衬底100的第一表面与第二表面通过掺杂类型不同的第一阱区110与第二阱区120可以实现电性导通。

进一步地，在半导体衬底100中形成多个隔离区150，如图14所示。用于形成隔离区150的工艺例如浅槽隔离(shallowtrenchisolation，sti)。具体地，利用光刻与干刻蚀工艺图案化半导体衬底100，在图案化的半导体衬底100中填充隔离材料，利用化学机械平坦化半导体衬底100，其中，隔离材料包括氧化物。在该步骤中，多个隔离区150延伸至半导体衬底100的第一表面与第二表面，将半导体衬底100分隔以形成多个导电通道，其中，导电通道位于第一阱区110与第二阱区120处，并与第一沟道柱231对应。

进一步地，在半导体衬底100的第二表面上依次交替地堆叠第二层间绝缘层222与第一牺牲层521，如图15所示。在该步骤中，用于形成第二层间绝缘层222与第二牺牲层521的工艺例如包括热氧化、溅射或化学气相沉积。在一些优选实施例中，最上方第二牺牲层521的厚度相对较厚，为后续平坦化步骤提供余量。

进一步地，利用交叠的第二层间绝缘层222与第二牺牲层521形成第二台阶结构，如图16所示。用于形成第二台阶结构的工艺例如包括光刻和蚀刻，第二层间绝缘层222与第二牺牲层521的尺寸从第二台阶结构的第一表面到第二台阶结构的第二表面依次递减，其中，第二台阶结构的第一表面与半导体衬底100的第二表面接触，第二台阶结构的第二表面为与第二台阶结构的第一表面相对的一面。

进一步地，覆盖第二台阶结构与半导体衬底100形成第三介质层253，平坦化第三介质层253，并露出第二台阶结构的第二表面的第二牺牲层521，如图17所示。用于形成第三介质层253的工艺例如包括热氧化、溅射或化学气相沉积，用于平坦化第一介质层251的工艺例如包括化学机械抛光。

进一步地，穿过第二层间绝缘层222与第一牺牲层521形成第二沟道柱232与第二虚拟沟道柱242，并覆盖第二沟道柱232与第二虚拟沟道柱242形成第四介质层，最终形成如图4所示结构。第二沟道柱232的一端与导电通道对应，通过导电通道实现与第一沟道柱231的电连接。

图18至图20示出了本发明实施例存储器的效果分析示意图。

本发明实施例的存储器成功规避了以下三个问题：

(1)如图18所示，箭头指示在栅极线电压接通时，沿第一沟道与第二沟道的半导体柱的电流路径，在第一沟道与第二沟道接触部分(虚线圆圈示出的位置)具有残余的形状类似“l”型的包括隧穿介质层33、电荷存储层32和栅介质层31的结构，电荷流经此处，因为poly-siplug(多晶硅材料的导通栓塞)无法反型，造成电荷迁移率下降，从而影响存储单元甚至存储阵列的p/e(编程/擦除)性能。

(2)作为inter-deckplug(叠层之间的导通栓塞)，poly-si材料本身的缺陷(electronictrapdefects)及本征电阻，也会影响电荷的迁移，从而导致存储单元cell的读写性能变差。

(3)如图19至20所示，由于第一沟道与第二沟道不能完全对准(overlayshift)，在进行沟道底部osono(oxide–silicon–oxide–nitride-oxide)打孔工艺时，虚线圆圈示出的位置处的隧穿介质层33、电荷存储层32和栅介质层31会被损坏，且a、b处的沟道层34也可能会损坏。

根据本发明提供的存储器结构及其制造方法，通过在第一阵列叠层与第二阵列叠层之间形成具有多个相互隔离的导电通道的半导体层(半导体衬底)，第一阵列叠层与第二阵列叠层间的沟道通过导电通道实现了电连接，本发明的存储器结构在阵列叠层之间的沟道连接处不存在“l”型状的结构，因此具有良好的编程/擦除性能。且以单晶硅(crystallinesi)衬底作为inter-deckplug，材料本身的缺陷态及电阻相较于poly-si都低很多，电荷迁移率更高，从而保证更好的读写性能。

此外，由于本发明通过导电通道实现沟道的电连接，阵列叠层间的对准工艺窗口更大，从而降低了工艺的难度。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。