改善静电放电防护能力的瞬时电压抑制装置的制作方法

本发明涉及一种抑制装置，且特别关于一种改善静电放电防护能力的瞬时电压抑制装置。

背景技术：

受到静电放电(esd)的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对esd冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的esd保护装置来进行保护，则电子产品很容易受到esd的冲击，从而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过iec61000-4-2标准的esd测试需求。对于电子产品的esd问题，使用瞬时电压抑制器(tvs)是较为有效的解决方法，让esd能量快速通过tvs予以释放，避免电子产品受到esd的冲击而造成伤害。tvs的工作原理如图1所示，在印刷电路板(pcb)上，瞬时电压抑制器10并联欲保护装置12，当esd情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的esd电流进行放电，让esd瞬时电流的能量通过瞬时电压抑制器10得以释放。

如图2所示，传统的瞬时电压抑制装置包含一n型基板14、两个p型掺杂井区16与两个n型重掺杂区18。p型掺杂井区16设于n型基板14中，n型重掺杂区18设于p型掺杂井区16中。瞬时电压抑制装置具有一放电路径，其由n型基板14、两个p型掺杂井区16与两个n型重掺杂区18所形成。因为静电放电电流沿着最短路径流动，所以此路径接近n型基板14的上表面。因此，由静电放电电流造成的热量会集中在n型基板14的上表面，进而降低静电放电耐受度。

因此，本发明针对上述的困扰，提出一种改善静电放电防护能力的瞬时电压抑制装置，以解决上述问题。

技术实现要素：

本发明的主要目的在于提供一种改善静电放电防护能力的瞬时电压抑制装置，其利用第一电流阻挡结构来抑制寄生双载子接面晶体管，进而增强静电放电耐受度。

为达上述目的，本发明提供一种改善静电放电防护能力的瞬时电压抑制装置，其包含属于第一导电型一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第二导电型的一第二掺杂井区、属于第一导电型的一第二重掺杂区与一第一电流阻挡结构。第一掺杂井区设于半导体基板中，并与半导体基板的底部相隔。第一重掺杂区设于第一掺杂井区中，第二掺杂井区设于半导体基板中，并与半导体基板的底部相隔。第二重掺杂区设于第二掺杂井区中，第一电流阻挡结构设于半导体基板中，并与半导体基板的底部相隔，且设于第一掺杂井区与第二掺杂井区之间。第一电流阻挡结构的深度大于或等于第一掺杂井区与第二掺杂井区的深度。

在本发明的一实施例中，瞬时电压抑制装置更包含一第三重掺杂区与一第四重掺杂区。第三重掺杂区属于第一导电型，第三重掺杂区设于第一掺杂井区中。第四重掺杂区属于第一导电型，第四重掺杂区设于第二掺杂井区中，并电性连接第三重掺杂区，第一重掺杂区与第二重掺杂区分别电性连接一第一接脚与一第二接脚。

在本发明的一实施例中，瞬时电压抑制装置更包含至少一第三掺杂井区，其设于半导体基板中，并与半导体基板的底部相隔，且设于第一电流阻挡结构与第一掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一第三掺杂井区的深度，至少一第三掺杂井区属于第二导电型，至少一第三掺杂井区具有一第五重掺杂区与一第六重掺杂区，第五重掺杂区与第六重掺杂区属于第一导电型，第三重掺杂区通过第五重掺杂区与第六重掺杂区电性连接第四重掺杂区。

在本发明的一实施例中，瞬时电压抑制装置更包含至少一第二电流阻挡结构，其设于半导体基板中，并与半导体基板的底部相隔，且设于第一掺杂井区与至少一第三掺杂井区之间，至少一第二电流阻挡结构的深度大于或等于第一掺杂井区、第二掺杂井区与至少一第三掺杂井区的深度。

在本发明的一实施例中，瞬时电压抑制装置更包含至少一第四掺杂井区，其设于半导体基板中，并与半导体基板的底部相隔，且设于第一电流阻挡结构与第二掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一第四掺杂井区的深度，至少一第四掺杂井区属于第二导电型，至少一第四掺杂井区具有一第七重掺杂区与一第八重掺杂区，第七重掺杂区与第八重掺杂区属于第一导电型，第三重掺杂区通过第七重掺杂区与第八重掺杂区电性连接第四重掺杂区。

在本发明的一实施例中，瞬时电压抑制装置更包含至少一第三电流阻挡结构，其设于半导体基板中，并与半导体基板的底部相隔，且设于第二掺杂井区与至少一第四掺杂井区之间，至少一第三电流阻挡结构的深度大于或等于第一掺杂井区、第二掺杂井区与至少一第四掺杂井区的深度。

本发明亦提供一种改善静电放电防护能力的瞬时电压抑制装置，其包含属于第一导电型一半导体基板、一磊晶层、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第二导电型的一第二掺杂井区、属于第一导电型的一第二重掺杂区与一第一电流阻挡结构。磊晶层设于半导体基板上，第一掺杂井区设于磊晶层中，第一重掺杂区设于第一掺杂井区中，第二掺杂井区设于磊晶层中，第二重掺杂区设于第二掺杂井区中。第一电流阻挡结构设于磊晶层中，并设于第一掺杂井区与第二掺杂井区之间，第一电流阻挡结构的深度大于或等于第一掺杂井区与第二掺杂井区的深度。

在本发明的一实施例中，瞬时电压抑制装置更包含一第三重掺杂区与一第四重掺杂区。第三重掺杂区属于第一导电型，第三重掺杂区设于第一掺杂井区中。第四重掺杂区属于第一导电型，第四重掺杂区设于第二掺杂井区中，并电性连接第三重掺杂区，第一重掺杂区与第二重掺杂区分别电性连接一第一接脚与一第二接脚。

在本发明的一实施例中，瞬时电压抑制装置更包含至少一第三掺杂井区，其设于磊晶层中，并设于第一电流阻挡结构与第一掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一第三掺杂井区的深度，至少一第三掺杂井区属于第二导电型，至少一第三掺杂井区具有一第五重掺杂区与一第六重掺杂区，第五重掺杂区与第六重掺杂区属于第一导电型，第三重掺杂区通过第五重掺杂区与第六重掺杂区电性连接第四重掺杂区。

在本发明的一实施例中，瞬时电压抑制装置更包含至少一第二电流阻挡结构，其设于磊晶层中，并设于第一掺杂井区与至少一第三掺杂井区之间，至少一第二电流阻挡结构的深度大于或等于第一掺杂井区、第二掺杂井区与至少一第三掺杂井区的深度。

在本发明的一实施例中，瞬时电压抑制装置更包含至少一第四掺杂井区，其设于磊晶层中，并设于第一电流阻挡结构与第二掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一第四掺杂井区的深度，至少一第四掺杂井区属于第二导电型，至少一第四掺杂井区具有一第七重掺杂区与一第八重掺杂区，第七重掺杂区与第八重掺杂区属于第一导电型，第三重掺杂区通过第七重掺杂区与第八重掺杂区电性连接第四重掺杂区。

在本发明的一实施例中，瞬时电压抑制装置更包含至少一第三电流阻挡结构，其设于磊晶层中，并设于第二掺杂井区与至少一第四掺杂井区之间，至少一第三电流阻挡结构的深度大于或等于第一掺杂井区、第二掺杂井区与至少一第四掺杂井区的深度。

附图说明

图1为现有技术的与欲保护装置连接的瞬时电压抑制器的电路方块图。

图2为现有技术的瞬时电压抑制装置的结构剖视图。

图3为本发明的改善静电放电防护能力的瞬时电压抑制装置的第一实施例的结构剖视图。

图4为本发明的图3的一等效电路图。

图5为本发明的图3的另一等效电路图。

图6为本发明的改善静电放电防护能力的瞬时电压抑制装置的第二实施例的结构剖视图。

图7为本发明的图6的一等效电路图。

图8为本发明的图6的另一等效电路图。

图9为本发明的改善静电放电防护能力的瞬时电压抑制装置的第三实施例的结构剖视图。

图10为本发明的图9的一等效电路图。

图11为本发明的图9的另一等效电路图。

图12为本发明的改善静电放电防护能力的瞬时电压抑制装置的第四实施例的结构剖视图。

图13为本发明的改善静电放电防护能力的瞬时电压抑制装置的第五实施例的结构剖视图。

图14为本发明的改善静电放电防护能力的瞬时电压抑制装置的第六实施例的结构剖视图。

附图标记说明：10-瞬时电压抑制器；12-欲保护装置；14-n型基板；16-p型掺杂井区；18-n型重掺杂区；20-半导体基板；22-第一掺杂井区；24-第一重掺杂区；26-第二掺杂井区；28-第二重掺杂区；30-第一电流阻挡结构；32-npn双载子接面晶体管；34-npn双载子接面晶体管；36-pnp双载子接面晶体管；38-pnp双载子接面晶体管；40-第三重掺杂区；42-第四重掺杂区；44-npn双载子接面晶体管；46-npn双载子接面晶体管；48-pnp双载子接面晶体管；50-pnp双载子接面晶体管；52-第三掺杂井区；53-第二电流阻挡结构；54-第四掺杂井区；55-第三电流阻挡结构；56-第五重掺杂区；58-第六重掺杂区；60-第七重掺杂区；62-第八重掺杂区；64-npn双载子接面晶体管；66-npn双载子接面晶体管；68-pnp双载子接面晶体管；70-pnp双载子接面晶体管；72-磊晶层。

具体实施方式

本发明的实施例将藉由下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的组件，为本领域技术人员所知的形态。本领域技术人员可依据本发明的内容而进行多种的改变与修改。

以下请参阅图3。以下介绍本发明的改善静电放电防护能力的瞬时电压抑制装置的第一实施例，其包含属于第一导电型的一半导体基板20、属于第二导电型的一第一掺杂井区22、属于第一导电型的一第一重掺杂区24、属于第二导电型的一第二掺杂井区26、属于第一导电型的一第二重掺杂区28与一第一电流阻挡结构30，其中第一电流阻挡结构30可为属于第一导电型的重掺杂井区或由绝缘材料形成的隔离沟渠。第一掺杂井区22设于该半导体基板20中，并与半导体基板20的底部相隔。第一重掺杂区24设于第一掺杂井区22中。第二掺杂井区26设于半导体基板20中，并与半导体基板20的底部相隔。第二重掺杂区28设于第二掺杂井区26中。第一重掺杂区24与第二重掺杂区28分别电性连接一第一接脚与一第二接脚。第一电流阻挡结构30设于半导体基板20中，并与半导体基板20的底部相隔，且设于第一掺杂井区22与第二掺杂井区26之间。第一电流阻挡结构30的深度大于或等于第一掺杂井区22与第二掺杂井区26的深度。

本发明的瞬时电压抑制装置的第一实施例为一双向静电放电保护电路。当第一导电型为n型时，第二导电型为p型，在此例中，图3的等效电路如图4所示。半导体基板20、第一掺杂井区22与第一重掺杂区24形成一npn双载子接面晶体管32。半导体基板20、第二掺杂井区26与第二重掺杂区28形成一npn双载子接面晶体管34。npn双载子接面晶体管32电性串联npn双载子接面晶体管34，以进行高电压应用。npn双载子接面晶体管32利用第一电流阻挡结构30隔离npn双载子接面晶体管34。当第一电流阻挡结构30为由绝缘材料形成的隔离沟渠时，第一静电放电电流将流经由在第一电流阻挡结构30下方的半导体基板20。当第一电流阻挡结构30为n型重掺杂区时，第一电流阻挡结构30、第一掺杂井区22与第二掺杂井区26形成一寄生pnp双载子接面晶体管。因为此寄生pnp双载子接面晶体管的基极浓度是高的，所以寄生pnp双载子接面晶体管的β增益是低的。因此，流经寄生pnp双载子接面晶体管的电流是低的。换句话说，第一静电放电电流亦流经由在第一电流阻挡结构30下方的半导体基板20。因为第一静电放电电流流经的位置远离半导体基板20的上表面，所以由第一静电放电电流造成的热量散布于半导体基板20中，以增强静电放电耐受度。此外，npn双载子接面晶体管32与npn双载子接面晶体管34的崩溃电压由第一掺杂井区22与第二掺杂井区26的掺杂浓度而改变。

当第一导电型为p型时，第二导电型为n型，在此例中，图3的等效电路如图5所示。半导体基板20、第一掺杂井区22与第一重掺杂区24形成一pnp双载子接面晶体管36。半导体基板20、第二掺杂井区26与第二重掺杂区28形成一pnp双载子接面晶体管38。pnp双载子接面晶体管36电性串联pnp双载子接面晶体管38，以进行高电压应用。pnp双载子接面晶体管36利用第一电流阻挡结构30隔离pnp双载子接面晶体管38。当第一电流阻挡结构30为由绝缘材料形成的隔离沟渠时，第一静电放电电流将流经由在第一电流阻挡结构30下方的半导体基板20。当第一电流阻挡结构30为p型重掺杂区时，第一电流阻挡结构30、第一掺杂井区22与第二掺杂井区26形成一寄生npn双载子接面晶体管。因为此寄生npn双载子接面晶体管的基极浓度是高的，所以寄生npn双载子接面晶体管的β增益是低的。因此，流经寄生npn双载子接面晶体管的电流是低的。换句话说，第一静电放电电流亦流经由在第一电流阻挡结构30下方的半导体基板20。因为第一静电放电电流流经的位置远离半导体基板20的上表面，所以由第一静电放电电流造成的热量散布于半导体基板20中，以增强静电放电耐受度。此外，pnp双载子接面晶体管36与pnp双载子接面晶体管38的崩溃电压由第一掺杂井区22与第二掺杂井区26的掺杂浓度而改变。

请参阅图6，以下介绍本发明的改善静电放电防护能力的瞬时电压抑制装置的第二实施例，其相较第一实施例差别在于更包含属于第一导电型的一第三重掺杂区40与属于第一导电型的一第四重掺杂区42。第三重掺杂区40设于第一掺杂井区22中，第四重掺杂区42设于第二掺杂井区26中，并电性连接第三重掺杂区40。

本发明的瞬时电压抑制装置的第二实施例为一双向静电放电保护电路。当第一导电型为n型时，第二导电型为p型，在此例中，图6的等效电路如图7所示。请参阅图4、图6与图7。第一掺杂井区22、第一重掺杂区24与第三重掺杂区40形成一npn双载子接面晶体管44。第二掺杂井区26、第二重掺杂区28与第四重掺杂区42形成一npn双载子接面晶体管46。npn双载子接面晶体管44电性串联npn双载子接面晶体管46，以进行高电压应用。此外，npn双载子接面晶体管44与npn双载子接面晶体管46的崩溃电压由第一掺杂井区22与第二掺杂井区26的掺杂浓度而改变。第二静电放电电流可流经第三重掺杂区40与第四重掺杂区42。因为第一静电放电电流流经的路径比第二静电放电电流流经的路径长，故造成第二静电放电电流的崩溃电压低于造成第一静电放电电流的崩溃电压。

当第一导电型为p型时，第二导电型为n型，在此例中，图6的等效电路如图8所示。请参阅图5、图6与图7。第一掺杂井区22、第一重掺杂区24与第三重掺杂区40形成一pnp双载子接面晶体管48。第二掺杂井区26、第二重掺杂区28与第四重掺杂区42形成一pnp双载子接面晶体管50。pnp双载子接面晶体管48电性串联pnp双载子接面晶体管50，以进行高电压应用。此外，pnp双载子接面晶体管48与pnp双载子接面晶体管50的崩溃电压由第一掺杂井区22与第二掺杂井区26的掺杂浓度而改变。第二静电放电电流可流经第三重掺杂区40与第四重掺杂区42。因为第一静电放电电流流经的路径比第二静电放电电流流经的路径长，故造成第二静电放电电流的崩溃电压低于造成第一静电放电电流的崩溃电压。

请参阅图9，以下介绍本发明的改善静电放电防护能力的瞬时电压抑制装置的第三实施例，其相较第二实施例差别在于更包含至少一第三掺杂井区52、至少一第二电流阻挡结构53、至少一第四掺杂井区54与至少一第三电流阻挡结构55，其中第二电流阻挡结构53可为属于第一导电型的重掺杂井区或由绝缘材料形成的隔离沟渠，第三电流阻挡结构55可为属于第一导电型的重掺杂井区或由绝缘材料形成的隔离沟渠。第二电流阻挡结构53与第三电流阻挡结构55的功能与第一电流阻挡结构30的功能是一样的，皆是用来阻挡静电放电电流流动。第三掺杂井区52设于半导体基板20中，并与半导体基板20的底部相隔，且设于第一电流阻挡结构30与第一掺杂井区22之间。第一电流阻挡结构30的深度大于或等于第三掺杂井区52的深度。第三掺杂井区52属于第二导电型，第三掺杂井区52具有一第五重掺杂区56与一第六重掺杂区58，第五重掺杂区56与第六重掺杂区58属于第一导电型，第三重掺杂区40通过第五重掺杂区56与第六重掺杂区58电性连接第四重掺杂区42。第二电流阻挡结构53设于半导体基板20中，并与半导体基板20的底部相隔，且设于第一掺杂井区22与第三掺杂井区52之间。第二电流阻挡结构53的深度大于或等于第一掺杂井区22、第二掺杂井区26与第三掺杂井区52的深度。第四掺杂井区54设于半导体基板20中，并与半导体基板20的底部相隔，且设于第一电流阻挡结构30与第二掺杂井区26之间。第一电流阻挡结构30的深度大于或等于第四掺杂井区54的深度。第四掺杂井区54属于第二导电型，第四掺杂井区54具有一第七重掺杂区60与一第八重掺杂区62，第七重掺杂区60与第八重掺杂区62属于第一导电型，第三重掺杂区40通过第五重掺杂区56、第六重掺杂区58、第七重掺杂区60与第八重掺杂区62电性连接第四重掺杂区42。第三电流阻挡结构55设于半导体基板20中，并与半导体基板20的底部相隔，且设于第二掺杂井区26与第四掺杂井区54之间。第三电流阻挡结构55的深度大于或等于第一掺杂井区22、第二掺杂井区26、第三掺杂井区52与第四掺杂井区54的深度。

本发明的瞬时电压抑制装置的第三实施例亦为一双向静电放电保护电路。当第一导电型为n型时，第二导电型为p型，在此例中，图9的等效电路如图10所示。请参阅图7、图9与图10。第五重掺杂区56、第三掺杂井区52与第六重掺杂区58形成一npn双载子接面晶体管64。第七重掺杂区60、第四掺杂井区54与第八重掺杂区62形成一npn双载子接面晶体管66。npn双载子接面晶体管64电性串联npn双载子接面晶体管66，以进行高电压应用。此外，npn双载子接面晶体管64与npn双载子接面晶体管66的崩溃电压由第三掺杂井区52与第四掺杂井区54的掺杂浓度而改变。第二静电放电电流可流经第三重掺杂区40、第五重掺杂区56、第六重掺杂区58、第七重掺杂区60、第八重掺杂区62与第四重掺杂区42。造成第二静电放电电流的崩溃电压取决于npn双载子接面晶体管64与npn双载子接面晶体管66的数量。因为第一静电放电电流流经的路径比第二静电放电电流流经的路径长，故造成第二静电放电电流的崩溃电压低于造成第一静电放电电流的崩溃电压。

当第一导电型为p型时，第二导电型为n型，在此例中，图9的等效电路如图11所示。请参阅图8、图9与图11。第五重掺杂区56、第三掺杂井区52与第六重掺杂区58形成一pnp双载子接面晶体管68。第七重掺杂区60、第四掺杂井区54与第八重掺杂区62形成一pnp双载子接面晶体管70。pnp双载子接面晶体管68电性串联pnp双载子接面晶体管70，以进行高电压应用。此外，pnp双载子接面晶体管68与pnp双载子接面晶体管70的崩溃电压由第三掺杂井区52与第四掺杂井区54的掺杂浓度而改变。第二静电放电电流可流经第三重掺杂区40、第五重掺杂区56、第六重掺杂区58、第七重掺杂区60、第八重掺杂区62与第四重掺杂区42。造成第二静电放电电流的崩溃电压取决于pnp双载子接面晶体管68与pnp双载子接面晶体管70的数量。因为第一静电放电电流流经的路径比第二静电放电电流流经的路径长，故造成第二静电放电电流的崩溃电压低于造成第一静电放电电流的崩溃电压。

请参阅图12，以下介绍本发明的改善静电放电防护能力的瞬时电压抑制装置的第四实施例，其相较于第一实施例差别在于第一掺杂井区22、第二掺杂井区26与第一电流阻挡结构30设于一磊晶层72中，且磊晶层72设于半导体基板20上。在第四实施例中，第一掺杂井区22、第二掺杂井区26与第一电流阻挡结构30可接触半导体基板20。当第一导电型为n型时，第二导电型为p型。在此例中，图12的等效电路如图4所示。即使当磊晶层72为n型、p型或本征(intrinsic)型，且第一掺杂井区22与第二掺杂井区26皆与半导体基板20相隔，则半导体基板20、磊晶层72、第一掺杂井区22与第一重掺杂区24仍形成npn双载子接面晶体管32，且半导体基板20、磊晶层72、第二掺杂井区26与第二重掺杂区28仍形成npn双载子接面晶体管34。当第一导电型为p型时，第二导电型为n型。在此例中，图12的等效电路如图5所示。即使当磊晶层72为n型、p型或本征型，且第一掺杂井区22与第二掺杂井区26皆与半导体基板20相隔，则半导体基板20、磊晶层72、第一掺杂井区22与第一重掺杂区24仍形成pnp双载子接面晶体管36，且半导体基板20、磊晶层72、第二掺杂井区26与第二重掺杂区28仍形成pnp双载子接面晶体管38。其余技术特征皆已于前面描述过，故不再赘述。

请参阅图13，以下介绍本发明的改善静电放电防护能力的瞬时电压抑制装置的第五实施例，其相较于第二实施例差别在于第一掺杂井区22、第二掺杂井区26与第一电流阻挡结构30设于一磊晶层72中，且磊晶层72设于半导体基板20上。在第五实施例中，第一掺杂井区22、第二掺杂井区26与第一电流阻挡结构30可接触半导体基板20。当第一导电型为n型时，第二导电型为p型。在此例中，图13的等效电路如图7所示。即使当磊晶层72为n型、p型或本征(intrinsic)型，且第一掺杂井区22与第二掺杂井区26皆与半导体基板20相隔，则半导体基板20、磊晶层72、第一掺杂井区22与第一重掺杂区24仍形成npn双载子接面晶体管32，且半导体基板20、磊晶层72、第二掺杂井区26与第二重掺杂区28仍形成npn双载子接面晶体管34。当第一导电型为p型时，第二导电型为n型。在此例中，图13的等效电路如图8所示。即使当磊晶层72为n型、p型或本征型，且第一掺杂井区22与第二掺杂井区26皆与半导体基板20相隔，则半导体基板20、磊晶层72、第一掺杂井区22与第一重掺杂区24仍形成pnp双载子接面晶体管36，且半导体基板20、磊晶层72、第二掺杂井区26与第二重掺杂区28仍形成pnp双载子接面晶体管38。其余技术特征皆已于前面描述过，故不再赘述。

请参阅图14，以下介绍本发明的改善静电放电防护能力的瞬时电压抑制装置的第六实施例，其相较于第三实施例差别在于第一掺杂井区22、第二掺杂井区26、第一电流阻挡结构30、第三掺杂井区52、第二电流阻挡结构53、第四掺杂井区54与第三电流阻挡结构55设于一磊晶层72中，且磊晶层72设于半导体基板20上。在第六实施例中，第一掺杂井区22、第二掺杂井区26、第一电流阻挡结构30、第三掺杂井区52、第二电流阻挡结构53、第四掺杂井区54与第三电流阻挡结构55可接触半导体基板20。当第一导电型为n型时，第二导电型为p型。在此例中，图14的等效电路如图10所示。即使当磊晶层72为n型、p型或本征型，且第一掺杂井区22与第二掺杂井区26皆与半导体基板20相隔，则半导体基板20、磊晶层72、第一掺杂井区22与第一重掺杂区24仍形成npn双载子接面晶体管32，且半导体基板20、磊晶层72、第二掺杂井区26与第二重掺杂区28仍形成npn双载子接面晶体管34。当第一导电型为p型时，第二导电型为n型。在此例中，图14的等效电路如图11所示。即使当磊晶层72为n型、p型或本征型，且第一掺杂井区22与第二掺杂井区26皆与半导体基板20相隔，则半导体基板20、磊晶层72、第一掺杂井区22与第一重掺杂区24仍形成pnp双载子接面晶体管36，且半导体基板20、磊晶层72、第二掺杂井区26与第二重掺杂区28仍形成pnp双载子接面晶体管38。其余技术特征皆已于前面描述过，故不再赘述。

综上所述，本发明利用第一电流阻挡结构来抑制寄生双载子接面晶体管，进而增强静电放电耐受度。

以上所述仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的保护范围内。