半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。

为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。鳍式场效应晶体管的结构通常包括：凸出于衬底的鳍部以及位于所述衬底上的隔离结构(例如：浅沟槽隔离结构)，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述鳍部的顶部；覆盖所述鳍部部分顶部和部分侧壁的栅极结构；位于所述栅极结构两侧鳍部内的源区和漏区。

然而，随着半导体器件尺寸的不断缩小，相邻鳍式场效应晶体管之间的距离也随之缩小。为了防止相邻鳍式场效应晶体管出现相连(merge)的现象，现有技术引入了单扩散隔断(singlediffusionbreak，sdb)隔离结构的制造技术。单扩散隔断隔离结构一般分布在沿鳍部的延伸方向上，通过去除部分区域的鳍部，在所述鳍部中形成一个或多个沟槽，并在所述沟槽中填充绝缘材料，从而对相邻的剩余鳍部进行隔离，进而减小相邻剩余鳍部之间的漏电流，所述单扩散隔断隔离结构还可以避免源区和漏区之间的桥接(source-drainbridge)问题。

但是，在半导体结构中引入单扩散隔断隔离结构后，器件仍有性能不佳的问题。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，改善器件性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，包括衬底以及位于所述衬底上多个分立的鳍部；形成横跨所述鳍部的金属栅结构，所述金属栅结构覆盖所述鳍部的部分顶部和部分侧壁；沿所述鳍部的延伸方向，在相邻所述鳍部之间的衬底上形成隔离栅结构，所述隔离栅结构的材料为电介质材料。

相应的，本发明还提供一种半导体结构，包括：基底，包括衬底以及位于所述衬底上多个分立的鳍部；横跨所述鳍部的金属栅结构，所述金属栅结构覆盖所述鳍部的部分顶部和部分侧壁；隔离栅结构，沿所述鳍部的延伸方向，位于相邻所述鳍部之间的衬底上，所述隔离栅结构的材料为电介质材料。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在沿鳍部延伸方向的相邻鳍部之间的衬底上形成隔离栅结构，且所述隔离栅结构的材料为电介质材料；在半导体工艺中，隔离栅结构通常与横跨鳍部的金属栅结构在同一工艺步骤中形成，即隔离栅结构的材料通常包括金属材料，本发明通过选取电介质材料作为所述隔离栅结构的材料，使所述隔离栅结构具备绝缘特性，从而避免所述隔离栅结构与相邻鳍部发生电性连接，进而提高所述隔离栅结构的击穿电压，有利于改善器件的电学性能。

可选方案中，形成所述金属栅结构之前，所述形成方法还包括：在所述基底上形成伪栅结构，所述伪栅结构包括第一伪栅结构和第二伪栅结构，所述第一伪栅结构横跨所述鳍部且覆盖所述鳍部的部分顶部和侧壁，沿所述鳍部的延伸方向，所述第二伪栅结构位于相邻所述鳍部之间的衬底上，后续通过去除所述第一伪栅结构的方式，在所述第一伪栅结构的位置处形成金属栅结构，本发明在除所述第一伪栅结构之后，保留所述第二伪栅结构作为所述隔离栅结构，在半导体工艺中，伪栅结构的材料通常为电介质材料(例如：多晶硅)，通过将所述第二伪栅结构作为隔离栅结构的方法，相应还简化了形成所述隔离栅结构的工艺步骤。

可选方案中，形成所述金属栅结构之前，所述形成方法还包括：在所述基底上形成伪栅结构，所述伪栅结构包括第一伪栅结构和第二伪栅结构，所述第一伪栅结构横跨所述鳍部且覆盖所述鳍部的部分顶部和侧壁，沿所述鳍部的延伸方向，所述第二伪栅结构位于相邻所述鳍部之间的衬底上，本发明在去除所述第一伪栅结构之前，去除所述第二伪栅结构，在所述层间介质层内形成沟槽，随后向所述沟槽内填充电介质材料，将所述沟槽内的电介质材料用于作为所述隔离栅结构；通过去除所述第一伪栅结构再重新填充电介质材料的方式形成所述隔离栅结构，相应提高了所述隔离栅结构的材料选择的灵活性，即可以根据实际工艺需求，选取合适的材料，因此还有利于进一步改善器件性能。

附图说明

图1是一种半导体结构的结构示意图；

图2是图1所示半导体结构中，不同位置处栅极结构的击穿电压的累积分布函数图；

图3至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图11至图14是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；

图15至图16是本发明半导体结构一实施例的结构示意图。

具体实施方式

由背景技术可知，在半导体结构中引入单扩散隔断隔离结构后，器件仍有性能不佳的问题。现结合一种半导体结构分析其性能有待提高的原因。

参考图1，示出了一种半导体结构的结构示意图。

所述半导体结构包括：基底(未标示)，包括衬底10以及位于所述衬底10上多个分立的鳍部20，沿所述鳍部20的延伸方向为第一方向(未标示)，平行于所述衬底10表面且垂直于所述第一方向的方向为第二方向(未标示)，所述鳍部20在所述第一方向和第二方向呈矩阵排列；隔离结构(未标示)，位于所述鳍部20露出的衬底10上，所述隔离结构包括用于实现所述第二方向鳍部20之间隔离的第一隔离层(图未示)，以及用于实现所述第一方向鳍部20之间隔离的第二隔离层11，所述第二隔离层11沿所述第二方向贯穿所述第一隔离层，且所述第二隔离层用于作为sdb隔离结构；横跨所述鳍部20的金属栅结构30，所述金属栅结构30覆盖所述鳍部20的部分顶部和部分侧壁；隔离栅结构40，位于所述第二隔离层11上；侧墙35，覆盖所述金属栅结构30的侧壁和隔离栅结构40的侧壁；层间介质层12，位于所述金属栅结构30和隔离栅结构40露出的衬底10上，所述层间介质层12露出所述金属栅结构30的顶部和隔离栅结构40的顶部。

所述金属栅结构30通常采用后形成高k栅介质层后形成金属栅极(highklastmetalgatelast)的方式形成，且在半导体工艺中，所述金属栅结构30通常与所述隔离栅结构40在同一工艺步骤中形成。具体地，形成所述金属栅结构30和隔离栅结构40的步骤包括：在所述衬底10上形成伪栅结构，所述伪栅结构横跨所述鳍部20且覆盖所述鳍部20的部分顶部和部分侧壁，沿所述鳍部20的延伸方向，所述伪栅结构还位于所述第二隔离层11上；在所述伪栅结构露出的衬底10上形成层间介质层12；去除所述伪栅结构，在所述层间介质层12内形成栅极开口；在所述栅极开口的底部和侧壁上形成高k栅介质层31，在形成有所述高k栅介质层31的栅极开口内填充金属材料，形成栅电极层32；其中，横跨所述鳍部20的高k栅介质层31和栅电极层32构成所述金属栅结构30，位于所述第二隔离层11上的高k栅介质层31和栅电极层32构成所述隔离栅结构40。

此外，为了提高载流子迁移率，半导体工艺通常还采用应变硅技术(strainedsilicon)，即在形成所述伪栅结构后，还包括：刻蚀所述伪栅结构两侧的鳍部20，在所述鳍部20内形成凹槽后，在所述凹槽内形成掺杂有离子的应力层，用于作为源漏掺杂层。其中，为了提高靠近所述鳍部20端部(如图1中虚线圈a所示位置处)一侧的凹槽的形貌质量，通常会增大位于所述第二隔离层11上的伪栅结构沿所述第一方向(未标示)的宽度，从而使所述侧墙35能够覆盖所述鳍部20端部位置处的部分顶部，进而使所述侧墙35起到控制凹槽形貌的作用。

增大所述第二隔离层11上的伪栅结构沿所述第一方向的宽度后，沿所述第一方向，所述伪栅结构至所述鳍部20的距离相应减小，当所述伪栅结构沿所述第一方向发生偏移(shift)时，所述伪栅结构容易与所述鳍部20的端面(如图1中虚线框b所示位置处)相接触；相应的，在形成所述隔离栅结构40后，所述隔离栅结构40容易与所述鳍部20的端面发生桥接。且随着器件特征尺寸的减小，所述隔离栅结构40与所述鳍部20的端面发生桥接的概率越来越高。

结合参考图2，图2是图1所示半导体结构中，不同位置处栅极结构的击穿电压的累积分布函数(cumulativedistributionfunction，cdf)图，横坐标表示击穿电压(vbd)，纵坐标表示在某一击穿电压值下，所有出现小于或等于该击穿电压值的情况的概率之和，曲线41表示所述金属栅结构30的击穿电压的累积分布函数图，曲线42表示所述隔离栅结构40的击穿电压的累积分布函数图。所述隔离栅结构40的材料包括金属材料，如果所述隔离栅结构40与所述鳍部20的端面发生桥接，则容易降低所述隔离栅结构40的击穿电压。具体地，如图2所示，所述隔离栅结构40的击穿电压小于所述金属栅结构30的击穿电压。

为了解决所述技术问题，本发明在沿鳍部延伸方向的相邻所述鳍部之间的衬底上形成隔离栅结构，且所述隔离栅结构的材料为电介质材料；在半导体工艺中，隔离栅结构通常与横跨鳍部的金属栅结构在同一工艺步骤中形成，即隔离栅结构的材料通常包括金属材料，本发明通过选取电介质材料作为所述隔离栅结构的材料，使所述隔离栅结构具备绝缘特性，从而避免所述隔离栅结构与相邻鳍部发生电性连接，进而提高所述隔离栅结构的击穿电压，有利于改善器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

结合参考图3和图4，图3是立体图(仅示意出两个初始鳍部)，图4是基于图3的立体图(仅示意出四个鳍部)，形成基底(未标示)，包括衬底110以及位于所述衬底110上多个分立的鳍部120(如图4所示)。

本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，所述鳍部120与所述衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。

因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。

具体地，形成所述鳍部120和衬底110的步骤包括：提供初始基底；在所述初始基底上形成鳍部掩膜层150；以所述鳍部掩膜层150为掩膜，刻蚀所述初始基底，刻蚀后的剩余初始基底作为衬底110，位于所述衬底110上的凸起作为初始鳍部120a(如图3所示)，所述初始鳍部120a的延伸方向为第一方向(如图3中a1a2方向所示)，平行于所述衬底110表面且垂直于所述第一方向的方向为第二方向(如图3中b1b2方向所示)，所述初始鳍部120a在所述第一方向和第二方向呈矩阵排列；沿所述第二方向，依次刻蚀所述鳍部掩膜层150和初始鳍部120a，在所述初始鳍部120a内形成隔离槽115(如图4所示)，所述隔离槽115将所述初始鳍部120a分为多个鳍部120。

相应的，所述第一方向与所述鳍部120的延伸方向相平行，所述第二方向与所述鳍部的延伸方向相垂直，所述鳍部120在所述第一方向和第二方向呈矩阵排列。

所述隔离槽115为单扩散隔断隔离槽(sdbisolationtrench)，所述隔离槽115用于为后续形成单扩散隔断隔离结构提供空间位置。本实施例中，所述隔离槽115露出所述衬底110顶部。在其他实施例中，根据实际工艺需求，在形成所述鳍部的步骤中，还刻蚀部分厚度的衬底，即所述隔离槽底部还可以位于相邻鳍部之间的衬底内。

本实施例中，形成所述衬底110和鳍部120后，保留位于所述鳍部120顶部的鳍部掩膜层150。所述鳍部掩膜层150的材料为氮化硅，后续进行平坦化处理时，所述鳍部掩膜层150顶部表面用于定义所述平坦化处理的停止位置，并起到保护所述鳍部120顶部的作用。

结合参考图5，需要说明的是，形成所述衬底110和鳍部120后，还包括：在所述鳍部120露出的衬底上形成隔离结构(未标示)，所述隔离结构覆盖所述鳍部120的部分侧壁，且所述隔离结构的顶部低于所述鳍部120顶部，所述隔离结构包括用于实现所述第二方向(如图3中b1b2方向所示)鳍部120之间隔离的第一隔离层101，以及用于实现所述第一方向(如图3中a1a2方向所示)鳍部120之间隔离的第二隔离层102，且所述第二隔离层102沿所述第二方向贯穿所述第一隔离层101。

所述第一隔离层101作为浅沟槽隔离结构(shallowtrenchisolat1n，sti)，用于对相邻器件起到隔离作用；所述第二隔离层102作为单扩散隔断隔离结构，用于减小相邻鳍部120之间的漏电流，还用于改善后续所形成的相邻源漏掺杂层之间的桥接问题。

因此，所述第一隔离层101和第二隔离层102的材料均为绝缘材料。本实施例中，所述第一隔离层101和第二隔离层102的材料均为氧化硅。在其他实施例中，所述第一隔离层的材料还可以为氮化硅或氮氧化硅，所述第二隔离层的材料还可以为氮化硅或氮氧化硅。

具体地，形成所述第一隔离层101和第二隔离层102的步骤包括：在所述鳍部120露出的衬底110上形成隔离材料层，所述隔离材料层还填充于所述隔离槽115(如图4所示)内，且所述隔离材料层覆盖所述鳍部掩膜层150顶部；对所述隔离材料层进行平坦化处理，去除高于所述鳍部掩膜层150顶部的隔离材料层；在所述平坦化处理后，对剩余隔离材料层进行回刻(etchback)处理，去除部分厚度的所述剩余隔离材料层，回刻处理后的所述剩余隔离材料层作为所述隔离结构；去除所述鳍部掩膜层150。

需要说明的是，本实施例中，在所述初始鳍部120a(如图3所示)内形成所述隔离槽115(如图4所示)之后，形成所述第一隔离层101和第二隔离层102，与先在初始鳍部露出的衬底上形成第一隔离层，随后沿所述第二方向依次刻蚀所述初始鳍部和第一隔离层，再在相邻鳍部之间和剩余第一隔离层之间形成第二隔离层的方案相比，本实施例能够在同一工艺步骤中形成所述第一隔离层101和第二隔离层102，有利于降低形成所述隔离槽的刻蚀工艺难度、简化工艺步骤和降低工艺成本。

结合参考图6至图10，图6是基于图5沿鳍部延伸方向且在鳍部顶部位置处割线(如图5中c1c2割线所示)的剖面图，图7至图10是基于图6的剖面图，形成横跨所述鳍部120的金属栅结构400(如图10所示)，所述金属栅结构400覆盖所述鳍部120的部分顶部和部分侧壁；沿所述第一方向(如图3中a1a2方向所示)，在相邻所述鳍部120之间的衬底110上形成隔离栅结构300(如图9所示)，所述隔离栅结构300的材料为电介质(dielectric)材料。

在半导体工艺中，隔离栅结构通常与金属栅结构在同一工艺步骤中形成，即隔离栅结构的材料通常包括金属材料。本实施例中，通过选取电介质材料作为所述隔离栅结构300的材料，使所述隔离栅结构300具备绝缘特性，避免所述隔离栅结构300与相邻鳍部120的端面(如图9中虚线框d所示位置处)发生电性连接，从而有利于提高所述隔离栅结构300的击穿电压，进而改善器件的电学性能。

以下结合附图，对形成所述金属栅结构400和隔离栅结构300的步骤做详细说明。

参考图6，在所述基底(未标示)上形成伪栅结构(未标示)，所述伪栅结构包括第一伪栅结构210和第二伪栅结构220，所述第一伪栅结构210横跨所述鳍部120且覆盖所述鳍部120的部分顶部和侧壁，沿所述第一方向(如图3中a1a2方向所示)，所述第二伪栅结构220位于相邻所述鳍部120之间的衬底110上。

本实施例中，采用后形成高k栅介质层后形成金属栅极(highklastmetalgatelast)的方式形成所述鳍式场效应晶体管的金属栅结构，所述第一伪栅结构210用于为所述金属栅结构的形成占据空间位置；所述第二伪栅结构220用于为后续形成隔离栅结构提供工艺基础。

本实施例中，为了简化形成所述第一伪栅结构210和第二伪栅结构220的工艺步骤、降低工艺成本，在同一工艺步骤中形成所述第一伪栅结构210和第二伪栅结构220，所述第一伪栅结构210和第二伪栅结构220的材料和结构相同，且所述第一伪栅结构210顶部和第二伪栅结构220顶部相齐平。

本实施例中，所述伪栅结构为单层结构，所述伪栅结构包括伪栅层。具体地，所述伪栅层的材料为多晶硅，即所述第一伪栅结构210和第二伪栅结构220的材料均为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或无定形碳等其他材料。

在其他实施例中，所述伪栅结构还可以为叠层结构，所述伪栅结构相应包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，所述伪栅氧化层的材料可以为氧化硅或氮氧化硅。

本实施例中，以一个鳍部120上形成有一个第一伪栅结构210为例进行说明。在其他实施例中，还可以为：多个相互间隔且平行设置的第一伪栅结构横跨同一个鳍部。

具体地，所述第一伪栅结构210沿所述第二方向(如图3中b1b2方向所示)横跨多个鳍部120，且所述第一伪栅结构210和第二伪栅结构220沿所述第二方向的长度相等，因此在相邻所述鳍部120之间的衬底110上形成所述第二伪栅结构220的步骤中，所述第二伪栅结构220覆盖所述第二隔离层102且沿所述第二方向横跨多个隔离槽115(如图4所示)。也就是说，所述第二伪栅结构220不仅覆盖相邻所述鳍部120之间的第二隔离层102，还覆盖相邻第一隔离层101之间的第二隔离层102。

本实施例中，采用掩膜刻蚀的方式形成所述伪栅结构。具体地，形成所述伪栅结构的步骤包括：在所述鳍部120露出的第一隔离层101(如图5所示)和第二隔离层102上形成伪栅材料层；在所述伪栅材料层上形成栅极掩膜层250；以所述栅极掩膜层250为掩膜刻蚀所述伪栅材料层，露出部分鳍部120、第一隔离层101和第二隔离层102，刻蚀后的剩余伪栅材料层作为所述伪栅结构。

形成所述伪栅结构后，保留位于所述伪栅结构顶部的所述栅极掩膜层250。所述栅极掩膜层250的材料为氮化硅，所述栅极掩膜层250用于在后续工艺过程中对所述伪栅结构顶部起到保护作用。

需要说明的是，形成所述伪栅结构后，还包括：在所述伪栅结构的侧壁上形成侧墙230。

所述侧墙230可作为后续刻蚀工艺的刻蚀掩膜，用于定义后续源漏掺杂层的形成区域，还用于在后续工艺过程中对所述伪栅结构的侧壁起到保护作用。

本实施例中，所述伪栅结构顶部形成有栅极掩膜层250，因此所述侧墙230还覆盖所述栅极掩膜层250的侧壁。

所述侧墙230的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙230可以为单层结构或叠层结构。本实施例中，所述侧墙230为单层结构，所述侧墙230的材料为氮化硅。

还需要说明的是，后续制程还包括刻蚀所述第一伪栅结构210两侧的鳍部120，在所述鳍部120内形成凹槽，随后在所述凹槽内形成源漏掺杂层。沿所述第一方向(如图3中a1a2方向所示)，为了提高靠近所述鳍部120端部(如图5中虚线圈k所示位置处)一侧的凹槽形貌质量，所述第一伪栅结构210沿所述第一方向的宽度大于所述第二隔离层102沿所述第一方向的宽度，从而有利于保证所述侧墙230能够覆盖所述鳍部120端部位置处的部分顶部和部分侧壁，进而使所述侧墙230起到限制凹槽形貌的作用。

本实施例中，形成所述侧墙230后，还包括：刻蚀所述第一伪栅结构210两侧的鳍部120，在所述鳍部120内形成凹槽(图未示)；在所述凹槽内形成源漏掺杂层(图未示)。

具体地，当所形成的半导体结构为nmos晶体管时，所述源漏掺杂层包括掺杂有n型离子的应力层，所述应力层的材料可以为si或sic；当所形成的半导体结构为pmos晶体管时，所述源漏掺杂层包括掺杂有p型离子的应力层，所述应力层的材料可以为si或sige。

参考图7，在所述第一伪栅结构210和第二伪栅结构220露出的衬底110上形成层间介质层103，所述层间介质层103覆盖所述源漏掺杂层(图未示)，所述层间介质层103露出所述第一伪栅结构210和第二伪栅结构220的顶部。

所述层间介质层103用于实现相邻器件之间的电隔离，所述层间介质层103还用于定义后续金属栅结构的尺寸和位置。

所述层间介质层103的材料为绝缘材料。本实施例中，所述层间介质层103的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

具体地，形成所述层间介质层103的步骤包括：在所述第一伪栅结构210和第二伪栅结构220露出的衬底110上形成层间介质膜，所述层间介质膜覆盖所述栅极掩膜层250(如图6所示)顶部；对所述层间介质膜进行平坦化处理，去除高于所述第一伪栅结构210和第二伪栅结构220顶部的层间介质膜，保留剩余的层间介质膜作为所述层间介质层103；去除所述栅极掩膜层250。

本实施例中，形成所述层间介质层103后，所述层间介质层103顶部与所述第一伪栅结构210和第二伪栅结构220的顶部齐平。

结合参考图8和图9，去除所述第一伪栅结构210(如图8所示)，在所述层间介质层103内形成栅极开口104(如图9所示)。

所述栅极开口104为后续金属栅结构的形成提供空间位置。

本实施例中，所述第一伪栅结构210横跨多个鳍部120且覆盖所述鳍部120的部分顶部和部分侧壁，因此形成所述栅极开口104后，所述栅极开口104相应露出所述鳍部120的部分顶部和部分侧壁，所述栅极开口104还露出部分第一隔离层101(如图5所示)。

具体地，去除所述第一伪栅结构210的步骤包括：在所述层间介质层103上形成第一图形层270(如图8所示)，所述第一图形层270覆盖所述第二伪栅结构220；以所述第一图形层270为掩膜，刻蚀去除所述第一伪栅结构210；刻蚀去除所述第一伪栅结构210后，去除所述第一图形层270。

由于所述第一图形层270覆盖所述第二伪栅结构220，因此去除所述第一伪栅结构210之后，保留所述第二伪栅结构220作为所述隔离栅结构300(如图9所示)。

本实施例中，所述第二伪栅结构220的材料为多晶硅，所述隔离栅结构300的材料相应为多晶硅。在其他实施例中，根据所述第二伪栅结构材料的选取，所述隔离栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或无定形碳等其他电介质材料。

需要说明的是，多晶硅为电介质材料，因此通过保留所述第二伪栅结构220作为所述隔离栅结构300的方式，也能够避免所述隔离栅结构300与相邻鳍部120的端面(如图9中虚线框d所示位置处)发生电性连接。

而且，所述第二伪栅结构220不仅覆盖相邻所述鳍部120之间的第二隔离层102，还覆盖相邻第一隔离层101之间的第二隔离层102，即使所述第二伪栅结构220还与所述鳍部120在第二方向(如图3中b1b2方向所示)上的端面相接触，本实施例也能避免所述隔离栅结构300与相邻鳍部120的端面发生电连接的问题。

此外，通过保留所述第二伪栅结构220作为所述隔离栅结构300的方式，无需额外形成所述隔离栅结构300的制程，相应简化了形成所述隔离栅结构300的工艺步骤，还降低了工艺复杂度和工艺成本。

本实施例中，所述第一图形层270的材料为光刻胶。在其他实施例中，所述第一图形层的材料还可以为硬掩膜(hardmask，hm)材料，例如为：tin、sin或sio2。

参考图10，在所述栅极开口104(如图9所示)内形成所述金属栅结构400。

具体地，形成所述金属栅结构400的步骤包括：在所述栅极开口104的底部和侧壁上形成栅介质层410，所述栅介质层410横跨所述鳍部120，且覆盖所述鳍部120的部分顶部和部分侧壁，所述栅介质层410还覆盖所述栅极开口104露出的第一隔离层101(如图5所示)；在所述栅介质层410上形成栅电极层420，且所述栅电极层420填充于所述栅极开口104内。

需要说明的是，本实施例中，保留所述第二伪栅结构220作为所述隔离栅结构300，且所述金属栅结构400形成于所述第一伪栅结构210(如图8所示)的位置处，因此形成所述金属栅结构400后，所述金属栅结构400顶部与所述隔离栅结构300顶部齐平。

所述栅介质层410的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层410的材料为hfo2。在其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。

本实施例中，所述栅电极层420的材料为w。在其他实施例中，所述栅电极层的材料还可以为al、cu、ag、au、pt、ni或ti等。

图11至图14是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：通过去除第二伪栅结构620(如图11所示)的方式，在所述第二伪栅结构620的位置处形成隔离栅结构700(如图13所示)。

具体地，所述形成方法包括：

结合参考图11和图12，在第一伪栅结构610和第二伪栅结构620(如图11所示)露出的衬底510上形成层间介质层503后，去除所述第二伪栅结构620，在所述层间介质层503内形成沟槽613(如图12所示)。

所述沟槽613用于为后续形成隔离栅结构提供空间位置。

具体地，去除所述第二伪栅结构620的步骤包括：在所述层间介质层503上形成第二图形层660，所述第二图形层660覆盖所述第一伪栅结构610；以所述第二图形层660为掩膜，刻蚀去除所述第二伪栅结构620；刻蚀去除所述第二伪栅结构620后，去除所述第二图形层660。

本实施例中，形成所述第二伪栅结构620后，所述第二伪栅结构620覆盖所述第二隔离层502，因此形成所述沟槽613后，所述沟槽613露出所述第二隔离层502。

本实施例中，采用干法刻蚀工艺，刻蚀去除所述第二伪栅结构620。通过采用干法刻蚀工艺，有利于提高刻蚀去除所述第二伪栅结构620的效率，而且干法刻蚀工艺具有各向异性的刻蚀特性，相应也有利于减小所述干法刻蚀工艺对其他膜层或结构的影响，例如：与所述第二伪栅结构620相邻的第一伪栅结构610或鳍部520。

本实施例中，所述第二图形层660的材料为光刻胶。在其他实施例中，所述第二图形层的材料还可以为硬掩膜材料，例如为：tin、sin或sio2。

参考图13，去除所述第二伪栅结构620(如图11所示)后，向所述沟槽613(如图12所示)内填充电介质材料，所述沟槽613内的电介质材料用于作为所述隔离栅结构700。

本实施例中，所述隔离栅结构700的材料为氮化硅。氮化硅具有较好的绝缘性，而且多晶硅和氮化硅的刻蚀选择比较高，在后续去除所述第一伪栅结构610时，可以采用无掩膜刻蚀的方式，有利于简化去除所述第一伪栅结构610的工艺步骤。

在其他实施例中，所述隔离栅结构的材料还可以为多晶硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、碳氮化硅硼、碳氧化硅、无定形碳、低k介质材料或超低k介质材料。其中，低k介质材料指相对介电常数大于或等于2.6、小于或等于3.9的介质材料，超低k介质材料指相对介电常数小于2.6的介质材料。

具体地，形成所述隔离栅结构700的步骤包括：向所述沟槽613内填充电介质材料，所述电介质材料还覆盖所述层间介质层503顶部；对所述电介质材料进行平坦化处理，去除高于所述层间介质层503顶部的电介质材料，保留所述沟槽613内的电介质材料作为所述隔离栅结构700，所述隔离栅结构700顶部与所述第一伪栅结构610顶部相齐平。

去除高于所述层间介质层503顶部的电介质材料后，使得剩余电介质材料露出所述第一伪栅结构610顶部，从而为后续去除所述第一伪栅结构610提供工艺基础。

本实施例中，向所述沟槽613内填充电介质材料的工艺为化学气相沉积工艺，从而使得电介质材料在所述沟槽613中具有良好的填充效果。

需要说明的是，本实施例中，通过先去除所述第二伪栅结构620(如图11所示)以形成所述沟槽613，再在所述沟槽613内形成所述隔离栅结构700的方式，有利于提高所述隔离栅结构700的材料选择的灵活性，即可以根据实际工艺需求，选取合适的材料，因此还有利于使器件性能满足实际工艺需求。

参考图14，形成所述隔离栅结构700后，去除所述第一伪栅结构610(如图13所示)，在所述层间介质层503内形成栅极开口(图未示)；在所述栅极开口内形成金属栅结构800。

本实施例中，所述金属栅结构800包括栅介质层810以及位于所述栅介质层810上的栅电极层820。

对所述栅极开口和金属栅结构800的具体描述，可参考前述实施例中的相应描述，在此不再赘述。

需要说明的是，本实施例中，所述隔离栅结构700顶部与所述第一伪栅结构610顶部相齐平，且所述金属栅结构800形成于所述第一伪栅结构610的位置处，因此形成所述金属栅结构800后，所述金属栅结构800顶部与所述隔离栅结构700顶部齐平。

还需要说明的是，本实施例中，所述第一伪栅结构610的材料和所述隔离栅结构700的材料具有较高的刻蚀选择比，去除所述第一伪栅结构610的工艺对所述隔离栅结构700的损耗很小，因此在去除所述第一伪栅结构610的工艺过程中，无需形成覆盖所述隔离栅结构700的掩膜层(例如光刻胶层)，从而可以避免额外工艺成本和时间的浪费。

在其他实施例中，为了进一步对所述隔离栅结构进行保护，在去除所述第一伪栅结构之前，也可以形成覆盖所述隔离栅结构的掩膜层。

对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，本实施例不再赘述。

相应的，本发明还提供一种半导体结构。结合参考图15和图16，示出了本发明半导体结构一实施例的结构示意图，图15是立体图(仅示意出衬底、鳍部和隔离结构)，图16是基于图15沿鳍部延伸方向且在鳍部顶部位置处割线(如图15中e1e2割线所示)的剖面图。

所述半导体结构包括：基底(未标示)，包括衬底910以及位于所述衬底910上多个分立的鳍部920；横跨所述鳍部920的金属栅结构930(如图16所示)，所述金属栅结构930覆盖所述鳍部920的部分顶部和部分侧壁；隔离栅结构950(如图16所示)，沿所述鳍部920的延伸方向，位于相邻所述鳍部920之间的衬底910上，所述隔离栅结构950的材料为电介质材料。

本实施例中，所述衬底910为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，所述鳍部920与所述衬底910为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。

因此，本实施例中，所述鳍部920的材料与所述衬底910的材料相同，所述鳍部920的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。

本实施例中，所述鳍部920的延伸方向为第一方向(如图15中f1f2方向所示)，平行于所述衬底910表面且垂直于所述第一方向的为第二方向(如图15中g1g2方向所示)，所述鳍部920在所述第一方向和第二方向呈矩阵排列。

需要说明的是，所述半导体结构包括：隔离结构(未标示)，位于所述鳍部920露出的衬底910上，所述隔离结构覆盖所述鳍部920的部分侧壁，且所述隔离结构的顶部低于所述鳍部920的顶部。

本实施例中，所述隔离结构包括用于实现所述第二方向鳍部920之间隔离的第一隔离层901(如图15所示)，以及用于实现所述第一方向鳍部920之间隔离的第二隔离层902(如图15所示)，且所述第二隔离层902沿所述第二方向贯穿所述第一隔离层901。

所述第一隔离层901作为浅沟槽隔离结构，用于对相邻器件起到隔离作用；所述第二隔离层902作为单扩散隔断隔离结构，用于减小相邻鳍部920之间的漏电流，还用于改善相邻源漏掺杂层之间的桥接问题。

因此，所述第一隔离层901和第二隔离层902的材料均为绝缘材料。本实施例中，所述第一隔离层901和第二隔离层902的材料均为氧化硅。在其他实施例中，所述第一隔离层的材料还可以为氮化硅或氮氧化硅，所述第二隔离层的材料还可以为氮化硅或氮氧化硅。

本实施例中，所述金属栅结构930包括栅介质层931(如图16所示)以及位于所述栅介质层931上的栅电极层932(如图16所示)。

本实施例中，所述金属栅结构930沿所述第二方向横跨多个鳍部920，且为了便于图示，以一个鳍部920上形成有一个金属栅结构930为例进行说明。在其他实施例中，还可以为：多个相互间隔且平行设置的金属栅结构横跨同一个鳍部。

相应的，所述栅介质层931横跨所述鳍部920，且覆盖所述鳍部920的部分顶部和部分侧壁，所述栅介质层931还覆盖部分第一隔离层902。

所述栅介质层931的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层931的材料为hfo2。在其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。

本实施例中，所述栅电极层932的材料为w。在其他实施例中，所述栅电极层的材料还可以为al、cu、ag、au、pt、ni或ti等。

需要说明的是，所述半导体结构还包括：侧墙940，位于所述金属栅结构930的侧壁上，且还位于隔离栅结构950的侧壁上；源漏掺杂层(图未示)，位于所述金属栅结构930两侧的鳍部920内。

在所述半导体结构的形成过程中，所述侧墙940用于定义所述源漏掺杂层的形成区域，且还用于对所述金属栅结构930和隔离栅结构950的侧壁起到保护作用。

所述侧墙940的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙940可以为单层结构或叠层结构。本实施例中，所述侧墙940为单层结构，所述侧墙940的材料为氮化硅。

当所形成的半导体结构为nmos晶体管时，所述源漏掺杂层包括掺杂有n型离子的应力层，所述应力层的材料可以为si或sic；当所形成的半导体结构为pmos晶体管时，所述源漏掺杂层包括掺杂有p型离子的应力层，所述应力层的材料可以为si或sige。

沿所述第一方向，所述隔离栅结构950位于相邻所述鳍部920之间的衬底910上，且所述隔离栅结构950的材料为电介质材料。

本实施例中，所述隔离栅结构950覆盖所述第二隔离层902且沿所述第二方向延伸。也就是说，所述隔离栅结构950覆盖相邻所述鳍部920之间的第二隔离层902，还覆盖相邻第一隔离层901之间的第二隔离层902。

需要说明的是，所述源漏掺杂层通常位于所述鳍部920内的凹槽中，沿所述第一方向，为了提高靠近所述鳍部920端部(如图15中虚线圈l所示位置处)一侧的凹槽形貌质量，所述隔离栅结构950沿所述第一方向的宽度大于所述第二隔离层902沿所述第一方向的宽度，从而有利于保证所述侧墙940能够覆盖所述鳍部920端部位置处的部分顶部和部分侧壁，进而使所述侧墙940起到限制凹槽形貌的作用。

本实施例中，通过选取电介质材料作为所述隔离栅结构950的材料，使所述隔离栅结构950具备绝缘特性，从而避免所述隔离栅结构950与相邻鳍部920的端面(如图16中虚线框h所示位置处)发生电性连接，进而提高所述隔离栅结构950的击穿电压，有利于改善器件的电学性能。

还需要说明的是，所述金属栅结构930采用后形成高k栅介质层后形成栅电极层(highklastmetalgatelast)的方式所形成，因此在所述半导体结构的形成过程中，通常包括形成伪栅结构(dummygate)的制程，且所述伪栅结构包括第一伪栅结构和第二伪栅结构，所述第一伪栅结构横跨所述鳍部920且覆盖所述鳍部920的部分顶部和侧壁，沿所述第一方向，所述第二伪栅结构位于相邻所述鳍部920之间的衬底910上，所述第一伪栅结构顶部和第二伪栅结构顶部相齐平。本实施例中，在所述半导体结构的形成过程中，在所述第一伪栅结构的位置处形成所述金属栅结构930，且保留所述第二伪栅结构作为所述隔离栅结构950，因此，所述隔离栅结构950顶部与所述金属栅结构930顶部相齐平。

通过保留所述第二伪栅结构作为所述隔离栅结构950的方式，无需额外形成所述隔离栅结构950的制程，相应简化了形成所述半导体结构的工艺步骤，还降低了工艺复杂度和工艺成本。

由于伪栅结构的材料通常为多晶硅，因此本实施例中，所述隔离栅结构950的材料为多晶硅。多晶硅为电介质材料，通过选取多晶硅材料，也能够避免所述隔离栅结构950与相邻鳍部920的端面发生电性连接。

在另一些实施例中，根据所述伪栅结构材料的选取，所述隔离栅结构的材料还可以为氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、碳氮化硅硼、碳氧化硅或无定形碳等其他电介质材料。

在其他实施例中，在所述半导体结构的形成过程中，也可以通过去除第二伪栅结构的方式，在所述第二伪栅结构的位置处形成所述隔离栅结构，从而提高所述隔离栅结构的材料选择的灵活性。相应的，所述隔离栅结构的材料还可以为低k介质材料或超低k介质材料。

所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用前述第二实施例所述的形成方法所形成，还可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。