利用具有模拟电路的系统产生动态空乏晶体管的模型的制作方法
本申请涉及评估晶体管的不同设计，尤其涉及利用具有模拟电路的系统产生动态空乏晶体管的模型。
背景技术：
动态空乏绝缘体上硅(dynamicallydepletedsilicon-on-insulator；ddsoi)金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor；mosfet)具有依据偏压改变本体阻抗的能力。更具体地说，依据所施加的偏压，此类装置的沟道区可为部分空乏(其中具有有限的本体-阻抗)；不过，在较高的偏压，中性区消失，该装置变为完全空乏(具有无限的本体-阻抗)。此类装置被称为动态空乏(dynamicallydepleted；dd)，因为它们依据操作条件呈现部分空乏(partiallydepleted；pd)及完全空乏(fullydepleted；fd)特性。准确建模动态空乏装置的本体阻抗比部分空乏装置更加复杂，但其有助于使设计者能够充分发掘此技术的潜力。
例如，本体-接触绝缘体上硅(soi)mosfet可用于射频(radiofrequency；rf)开关，具有良好线性的高击穿低噪声放大器(lownoiseamplifier；lna)装置(被用作级联装置)，以及数字逻辑，而具有低待机漏电流。对于rf失真，撷取低频特性是有用的，且同时rf行为也应当被准确预测。
例如，一些装置经历低频响应，其可能与因本体接触ddsoimosfet的gds上的碰撞电离及浮置本体效应导致的开态击穿的电流传导有关。这也可能是由于漏极-源极边缘场；本体-接触区传导“多余的”漏极电流及碰撞电离电流。另外，这可能是由于源极/漏极-本体-接触结，其中，在ddsoimosfet的正向偏压条件下，大量二极管电流流过此结。因此，准确建模动态空乏装置的本体阻抗(其中，实体态样源于此类装置的分布性质)对于此类装置将会非常有用。
技术实现要素：
本文中的各种方法开始于将要被评估的先前制造的动态空乏绝缘体上硅(ddsoi)金属氧化物半导体场效应晶体管(mosfet)。该ddsoimosfet包括：栅极导体，其中，该栅极导体具有栅极隔离部分及主要栅极部分(它们具有不同的掺杂杂质)；以及半导体沟道，通过栅极绝缘体与该栅极导体隔开。该半导体沟道具有沟道隔离部分(与该栅极导体的该栅极隔离部分相邻)，以及与该栅极导体的该主要栅极部分相邻的主要沟道部分。
另外，本文中的方法产生模拟该ddsoimosfet的特性的模拟电路(其可为实际实体电路，或软件内的模拟)。该模拟电路经产生以包括表示该沟道隔离部分的电阻的隔离本体电阻器，表示该主要沟道部分的电阻的主体电阻器，与该隔离本体电阻器连接的隔离晶体管，以及与该主体电阻器连接的本体-接触晶体管。这允许这些方法通过向该模拟电路提供测试输入并同时选择性激活该隔离晶体管或该本体-接触晶体管来生成模拟数据。该隔离晶体管及该本体-接触晶体管的选择性激活限制该模拟电路中的哪个电阻器接收该测试输入，从而针对该隔离本体电阻器及该主体电阻器产生独立模拟数据。
更具体地说，产生该模拟电路的该过程包括接收设计输入，以及利用该设计输入执行模型提取过程，以建立该隔离本体电阻器及该主体电阻器，该隔离晶体管，以及该本体-接触晶体管的特性。这里，该设计输入包括该ddsoimosfet的晶体管电流、晶体管电压、晶体管长度，以及晶体管宽度。该设计输入的不同特性改变该模型提取过程所产生的该模拟电路的态样。
该主要栅极部分可包括与该栅极隔离部分相邻的栅极本体-接触部分，以及在该栅极隔离部分的远侧的栅极浮置-本体部分。在此情况下，本文中的该方法产生该模拟电路以进一步包括与该隔离晶体管连接的栅极隔离电阻器(表示该栅极隔离部分的电阻)，与该本体-接触晶体管连接的栅极本体-接触电阻器(表示该栅极本体-接触部分的电阻)，栅极浮置-本体电阻器(表示该栅极浮置-本体部分的电阻)，以及与该栅极浮置-本体电阻器连接的浮置-本体晶体管。此外，该ddsoimosfet的该半导体沟道的该主要沟道部分可包括与该栅极导体的该栅极本体-接触部分相邻的沟道本体-接触部分，以及与该栅极导体的该栅极浮置-本体部分相邻的沟道浮置-本体部分。
由此，该ddsoimosfet的本体-凸部子晶体管包括该栅极导体的该栅极隔离部分以及该半导体沟道的该沟道隔离部分。鉴于此，该模拟电路经产生以包括本体-凸部子晶体管模拟(其模拟该ddsoimosfet的该本体-凸部子晶体管)，其包括该栅极隔离电阻器、该隔离本体电阻器，以及该隔离晶体管。该隔离晶体管的激活结合该本体-接触晶体管及浮置-本体晶体管的失活提供来自该本体-凸部子晶体管模拟的本体-凸部模拟数据。
类似地，该ddsoimosfet的本体-接触子晶体管包括该栅极导体的该栅极本体-接触部分以及该半导体沟道的该主要沟道部分。因此，该模拟电路经产生以包括本体-接触子晶体管模拟(其模拟该ddsoimosfet的该本体-接触子晶体管)，其包括该栅极本体-接触电阻器、该主体电阻器，以及该本体-接触晶体管。该本体-接触晶体管的激活结合该隔离晶体管及浮置-本体晶体管的失活提供来自该本体-接触子晶体管模拟的本体-接触模拟数据。
另外，该ddsoimosfet的浮置-本体子晶体管包括该栅极导体的该栅极浮置-本体部分以及该半导体沟道的该沟道浮置-本体部分。因此，该模拟电路经产生以包括浮置-本体子晶体管模拟(其模拟该ddsoimosfet的该浮置-本体子晶体管)，且其包括该栅极浮置-本体电阻器以及该浮置-本体晶体管。该浮置-本体晶体管的激活结合该隔离晶体管及本体-接触晶体管的失活提供来自浮置-本体子晶体管模拟的浮置-本体模拟数据。
这些方法实体连接该ddsoimosfet与测试系统，并利用该测试系统通过向该ddsoimosfet提供该测试输入并测量该ddsoimosfet的输出来生成测试数据。
此外，本文中的方法比较该模拟数据与该测试数据，以识别数据差异。另外，通过本文中的方法，可迭代地改变该ddsoimosfet的设计，以减小该数据差异。因此，可重复所述生成测试数据、比较，以及改变该设计的过程，直至该数据差异在阈值内，随后产生最终设计。因此，这些方法输出该最终设计，该最终设计可被用于制造该ddsoimosfet。
各种系统包括能够接收该ddsoimosfet的特性的设计者输入模块(用户输入)，与该设计者输入模块通信的处理器(能够产生模拟该ddsoimosfet的特性的模拟电路)，以及能够与该ddsoimosfet实体连接的测试系统。该处理器产生该模拟电路以包括隔离本体电阻器(表示该沟道隔离部分的电阻)，主体电阻器(表示该主要沟道部分的电阻)，与该隔离本体电阻器连接的隔离晶体管，以及与该主体电阻器连接的本体-接触晶体管。
更具体地说，当产生该模拟电路时，该处理器能够利用该ddsoimosfet的该特性执行模型提取过程，以建立该隔离本体电阻器及该主体电阻器，该隔离晶体管，以及该本体-接触晶体管的特性。该ddsoimosfet的这些特性包括该ddsoimosfet的晶体管电流、晶体管电压、晶体管长度，以及晶体管宽度。该ddsoimosfet的不同特性改变该模型提取过程所产生的该模拟电路的态样。
该处理器能够通过向该模拟电路提供测试输入并同时选择性激活该隔离晶体管或该本体-接触晶体管生成模拟数据。该隔离晶体管及该本体-接触晶体管的选择性激活限制该模拟电路中的哪个电阻器接收该测试输入，从而针对该隔离本体电阻器及该主体电阻器产生独立模拟数据。
该ddsoimosfet的该主要栅极部分可包括与该栅极隔离部分相邻的栅极本体-接触部分，以及在该栅极隔离部分的远侧的栅极浮置-本体部分。因此，该模拟电路由该处理器产生以进一步包括与该隔离晶体管连接的栅极隔离电阻器(表示该栅极隔离部分的电阻)，与该本体-接触晶体管连接的栅极本体-接触电阻器(表示该栅极本体-接触部分的电阻)，栅极浮置-本体电阻器(表示该栅极浮置-本体部分的电阻)，以及与该栅极浮置-本体电阻器连接的浮置-本体晶体管。
另外，该ddsoimosfet的该半导体沟道的该主要沟道部分可包括与该栅极导体的该栅极本体-接触部分相邻的沟道本体-接触部分，以及与该栅极导体的该栅极浮置-本体部分相邻的沟道浮置-本体部分。在此情形下，该ddsoimosfet的本体-凸部子晶体管包括该栅极导体的该栅极隔离部分以及该半导体沟道的该沟道隔离部分。鉴于此，该模拟电路由该处理器产生以包括本体-凸部子晶体管模拟(其模拟该ddsoimosfet的该本体-凸部子晶体管)，其包括该栅极隔离电阻器、该隔离本体电阻器，以及该隔离晶体管。通过该处理器激活该隔离晶体管结合失活该本体-接触晶体管及浮置-本体晶体管提供来自该本体-凸部子晶体管模拟的本体-凸部模拟数据。
另外，该ddsoimosfet的本体-接触子晶体管可包括该栅极导体的该栅极本体-接触部分以及该半导体沟道的该主要沟道部分。因此，该模拟电路由该处理器产生以包括本体-接触子晶体管模拟(其模拟该ddsoimosfet的该本体-接触子晶体管)，其包括该栅极本体-接触电阻器、该主体电阻器，以及该本体-接触晶体管。通过该处理器激活该本体-接触晶体管结合失活该隔离晶体管及浮置-本体晶体管提供来自该本体-接触子晶体管模拟的本体-接触模拟数据。
此外，该ddsoimosfet的浮置-本体子晶体管可包括该栅极导体的该栅极浮置-本体部分以及该半导体沟道的该沟道浮置-本体部分。因此，该模拟电路由该处理器产生以包括浮置-本体子晶体管模拟(其模拟该ddsoimosfet的该浮置-本体子晶体管)，其包括该栅极浮置-本体电阻器以及该浮置-本体晶体管。通过该处理器激活该浮置-本体晶体管结合失活该隔离晶体管及本体-接触晶体管提供来自浮置-本体子晶体管模拟的浮置-本体模拟数据。
该测试系统能够通过向该ddsoimosfet提供该测试输入并测量该ddsoimosfet的输出生成测试数据。此后，该处理器能够比较该模拟数据与该测试数据，以识别数据差异。此外，该设计者输入模块能够接收对该ddsoimosfet的设计的改变，以减小该数据差异。因此，该处理器及该测试系统能够重复所述生成测试数据、比较，以及改变该设计的过程，直至该数据差异在阈值内，以产生最终设计。另外，该处理器能够输出该最终设计以用于该ddsoimosfet的制造。
附图说明
通过参照附图自下面的详细说明将更好地理解本文中的实施例，该些附图并不一定按比例绘制，且其中：
图1显示本文中的系统的示意图；
图2显示依据本文中的实施例的晶体管的示意顶部(平面)视图；
图3a显示依据本文中的实施例的晶体管的示意顶部(平面)视图；
图3b至3c显示图3a中所示的结构的剖视图；
图4a至4c显示本文中的模拟电路的示意图；
图5至8显示依据本文中的实施例的晶体管的示意顶部(平面)视图；
图9及10显示本文中的实施例的流程图；
图11显示本文中的示例提取的示意图；
图12显示本文中的系统的态样的示意图；以及
图13显示依据本文中的实施例的硬件系统的示意图。
具体实施方式
如上所述，动态空乏装置的本体阻抗的准确建模可能很复杂，但此类建模有助于使设计者能够充分发掘此类技术的潜力。本文中的系统及方法通过使用电路模拟及方法预测任意类型本体-接触ddsoimosfet中的浮置本体效应及rf非线性来解决此类问题。这包括浮置本体效应，包括
一般来说，本文中的系统可生成并改进晶体管的模拟电路(通过比较该模拟电路的模拟输出与实体测试晶体管的输出)，以使该模拟电路准确产生与相应实体晶体管的输出匹配的输出。在创建一个或多个这样改进的、高度准确的模拟电路以后，该系统及方法可使用该模拟电路评估其它实体晶体管的性能与该改进模拟电路匹配的紧密程度。这允许设计者在迭代过程中改变该实体晶体管，以技术上提升物该理晶体管的操作性能(通过调节该实体晶体管的参数组)，从而生成与该改进模拟电路的输出更紧密匹配的输出。
概念上，动态空乏晶体管可包括“子晶体管”，因为动态空乏晶体管的部分具有隔离特性，其它部分具有本体-接触特性，其它部分具有浮置-本体特性等。因此，本文中所产生的模拟电路包括多个晶体管，其隔离总晶体管内的各种子晶体管的性能。这允许设计者通过调节反映于模拟电路中的晶体管设计特性例如掺杂浓度、装置长度、装置宽度等单独调节晶体管设计内的各子晶体管。由这些系统及方法提供的单独子晶体管调节允许以更精确的方式调节晶体管设计。另外，通过匹配实际实体晶体管的测试输出与模拟电路，本文中的系统及方法使利用该模拟电路所生成的模拟在预测各子晶体管的单独变化如何影响整体晶体管的性能方面变得极准确。以此方式，本文中的系统及方法通过使晶体管获得各种技术改进例如操作更快、使用更小的功率、生成更高的输出等来改进晶体管技术。
图1显示本文中的一个示例系统，其包括能够接收ddsoimosfet102的特性的设计者输入模块114(用户输入)，能够产生模拟电路100或测试结构(其模拟ddsoimosfet102的特性，且可为实际实体电路，或软件内的模拟)并与设计者输入模块114通信的处理器122，以及能够与ddsoimosfet102实体连接的测试系统108(测量系统)。处理器122产生模拟电路100(其中一些例子显示于图4a至4c中，在图1的讨论中参考这些附图)以包括隔离本体电阻器147r(表示ddsoimosfet102的沟道(本体)隔离部分的电阻)、主体电阻器148r(表示ddsoimosfet102的主要沟道部分的电阻)、与隔离本体电阻器147r连接的隔离晶体管176，以及与主体电阻器148r连接的本体-接触晶体管178。下面就图2至7进一步详细讨论该ddsoimosfet及模拟电路100。
更具体地说，当产生模拟电路100时，处理器122利用ddsoimosfet102的特性及其它设计者输入114能够执行模型提取过程，以建立图4a中所示的隔离本体电阻器147r及主体电阻器148r、隔离晶体管176、本体-接触晶体管178等的特性。ddsoimosfet102的这些特性包括例如ddsoimosfet102的晶体管电流、晶体管电压、晶体管长度，以及晶体管宽度。ddsoimosfet102的不同特性改变该模型提取过程所产生的模拟电路100的态样。
ddsoimosfet102的主要栅极部分可包括与栅极隔离部分相邻的栅极本体-接触部分，以及在栅极隔离部分的远侧的栅极浮置-本体部分(如下面关于图2至3c所述)。因此，由处理器122产生的模拟电路100还可包括与本体隔离晶体管176连接的栅极隔离电阻器194r(表示ddsoimosfet102的该栅极隔离部分的电阻)，与本体-接触晶体管178连接的栅极本体-接触电阻器195r(表示ddsoimosfet102的该栅极本体-接触部分的电阻)，栅极浮置-本体电阻器196r(表示ddsoimosfet102的该栅极浮置-本体部分的电阻)，以及与栅极浮置-本体电阻器196r连接的浮置-本体晶体管180。模拟生成模块110能够通过向模拟电路100提供测试输入并同时选择性激活隔离晶体管176或本体-接触晶体管178或浮置本体晶体管180生成模拟数据。
类似地，ddsoimosfet102的半导体沟道的主要沟道部分可包括与该栅极导体的该栅极本体-接触部分相邻的沟道本体-接触部分，以及与该栅极导体的该栅极浮置-本体部分相邻的沟道浮置-本体部分。在这样的情形下，ddsoimosfet102的本体-凸部子晶体管包括该栅极导体的该栅极隔离部分以及该半导体沟道的该沟道隔离部分。鉴于此，模拟电路100由处理器122产生以包括本体-凸部子晶体管模拟部分130(其模拟ddsoimosfet102的该本体-凸部子晶体管)且这包括栅极隔离电阻器194r、隔离本体电阻器147r，以及隔离晶体管176。模拟生成模块110激活隔离晶体管176结合失活本体-接触晶体管178及浮置-本体晶体管180提供来自本体-凸部子晶体管模拟部分130的本体-凸部模拟数据。
同样，ddsoimosfet102的本体-接触子晶体管可包括该栅极导体的该栅极本体-接触部分以及该半导体沟道的该主要沟道部分。因此，模拟电路100由处理器122产生以包括本体-接触子晶体管模拟部分132(其模拟ddsoimosfet102的该本体-接触子晶体管)且这包括栅极本体-接触电阻器195r、主体电阻器148r，以及本体-接触晶体管178。模拟生成模块110激活本体-接触晶体管178结合失活隔离晶体管176及浮置-本体晶体管180提供来自本体-接触子晶体管模拟部分132的本体-接触模拟数据。
此外，ddsoimosfet102的浮置-本体子晶体管可包括该栅极导体的该栅极浮置-本体部分以及该半导体沟道的该沟道浮置-本体部分。因此，模拟电路100由处理器122产生以包括浮置-本体子晶体管模拟部分134(其模拟ddsoimosfet102的该浮置-本体子晶体管)且这包括栅极浮置-本体电阻器196r以及浮置-本体晶体管180。模拟生成模块110激活浮置-本体晶体管180结合失活隔离晶体管176及本体-接触晶体管178提供来自浮置-本体子晶体管模拟部分134的浮置-本体模拟数据。
因此，通过模拟生成模块110选择性激活隔离晶体管176、本体-接触晶体管178或浮置-本体晶体管180限制模拟电路100中的哪个电阻器接收该测试输入，从而针对组成ddsoimosfet102的该不同子晶体管产生独立模拟数据。
测试系统108能够通过向ddsoimosfet102提供该测试输入并测量ddsoimosfet102的输出生成测试数据。此后，匹配模块118能够比较该模拟数据与该测试数据，以识别数据差异。另外，设计者输入模块114能够接收对测试电路100的模拟的迭代改变114，以针对ddsoimosfet设计102的特定设计减小该数据差异。重复迭代过程114，直至该差异在预定阈值内。这允许测试电路100与最终一组模型参数124一起被用于优化电路126(用于优化大量相同设计的ddsoimosfet)。
因此，通过迭代地重复生成测试数据108并比较来自测试电路100的该测试数据与来自模拟生成器110的该模拟的过程可优化给定的ddsoimosfet102设计。在这样的过程中，处理器122自针对ddsoimosfet设计的最终参数组124获取输入，且迭代的设计者输入114改变ddsoimosfet102设计，直至来自测试系统108的该测试数据与匹配模块118中的目标应用的期望性能一致，从而产生最终设计116(在优化112之后)。因此，匹配模块118能够输出不同的产品：针对特定ddsoi设计的最终模型参数组124以及模拟电路100；以及用于制造ddsoimosfet102的最终设计116。
对于如图1中所示的总体系统，图2至4c中提供一些例子的更详细讨论。具体地说，图2及3a是ddsoimosfet102的顶部(平面)视图(垂直于下方衬底的方向的视图)。图3b至3c显示图3a中所示的结构沿线x-x的的剖视图。图2显示彼此相邻的多个ddsoimosfet102，且图3a显示这些ddsoimosfet102的其中一个。
如图2至3c中所示，各该不同设计的ddsoimosfet102包括埋置氧化物层140、位于埋置氧化物层140上(与其接触)的本体层141，位于本体层141上(与其接触)的绝缘体层142，以及位于绝缘体层142上(与其接触)的第二层143(所有该些层彼此平行)。更具体地说，如图3b中所示，本体层141位于埋置氧化物层140与绝缘体层142之间，且绝缘体层142位于本体层141与第二层143之间。
不同设计的ddsoimosfet102的各种组件包括位于本体层141中的半导体沟道147至149。一个或多个本体-接触组件144位于本体层141的半导体沟道147至149的一个或多个端部135、137，本体层141中的半导体沟道147至149的相对侧上的导电源极组件150及导电漏极组件152，以及第二层143中的栅极导体194至196。源极/漏极接触190、191被示意显示于图3a中，但在最终设计中可能位于其它位置。要注意的是，如下面更详细所述，该栅极导体具有位于隔离区194中的第一部分，且该栅极导体的剩余部分被划分为本体-接触部分195及浮置部分196(由附图中的虚线b-b划分)。
此外，浅沟槽隔离区(shallowtrenchisolationregion；sti)138横向邻近半导体沟道147至149或本体-接触组件144(若存在的话)。图3b至3c显示至本体-接触组件144的接触192。要注意的是，在图3a中，用虚线框显示半导体沟道147至149的位置，因为半导体沟道147至149位于栅极导体194至196下方(如图3b至3c中所示)。更具体地说，栅极导体194至196位于隔着绝缘体层142与本体层141中的沟道147至149相对的第二层143中。
栅极导体194至196具有端部131、133；位于端部131、133之间的主要区域195、196；以及位于该些端部的其中一个或多个处(图3b中所示的例子中的端部131)的不同掺杂隔离区194。在栅极导体的一个或两个端部(在131或在133或在两个端部)上可形成电性接触。因此，图3b显示与该栅极导体的隔离区194连接的单个栅极接触193；而图3b显示栅极接触193以及与该栅极导体的浮置-本体部分196连接的第二栅极接触197。
例如，该栅极导体的主要区域195、196可具有与该栅极导体的隔离区194相反的极性掺杂(n型相对p型)；且在图3b至3c中所示的例子中，主要区域195、196具有n+型掺杂，而隔离区194具有p+掺杂。更具体地说，使用隔离区掩膜(p+掩膜)施加p+掺杂，而未被该bp掩膜覆盖的区域接收n+掺杂。
半导体沟道147至149具有位于端部135、137之间的本体-接触区148及浮置区149。半导体沟道147至149还具有位于半导体沟道147至149的该些端部的其中一个或多个处(例如，在图3b中所示的例子中的端部135)的一个或多个本体-凸部区147，且一个或多个本体-凸部区147经历不同于本体-接触区148及浮置区149的掺杂。该栅极导体的隔离区194隔着绝缘体层142与该半导体沟道的本体-凸部区147相对，该栅极导体的主要区域195、196隔着绝缘体层142与该半导体沟道的本体-接触区148与浮置区149相对。
要注意的是，与栅极导体194至196类似，本体-接触组件144是电性导电的，这促进对本体-凸部区147的间接电性偏压。不过，随着与本体-接触组件144的距离沿本体层141增加，本体层141的偏压降低，这被称为分布式本体阻抗。
图3a中所示的箭头156显示主要漏极至源极场，而箭头158显示横向的漏极至源极场。电流与穿过p+栅极导体区域下方的边缘场线(红线)成比例，以边缘场分布(fr)为特征。此外，图3a中的方框162显示主要fet的轮廓，而虚线框160显示本体-凸部fet的轮廓。本体－凸部fet160是位于p-(也就是本体-接触隔离区)上方的p+区域，且具有与主要fet162相比不同的平带电压(vfb)。本体-凸部fet160也被称为本体-接触隔离区。尽管由方框160包围的整个区域会响应小信号输入，但其中仅部分会影响电流。
栅极导体194至196的不同掺杂以及因本体-接触组件144导致的本体层141的分布式阻抗形成该半导体沟道的三个不同区域：本体-凸部区147，其经历最大偏压本体效应(最低电阻)；本体-接触区148，其经历与本体-凸部区147相比的较小偏压本体效应(较大电阻)；以及浮置区149，其经历与本体-接触区148相比的更小偏压本体效应(或可能无偏压效应，最大电阻)。因此，由于该分布式本体阻抗，fet102的某些部分将具有“浮置-本体”性质(fb-fet149)，某些部分将具有“本体-接触”性质(bc-fet148)，以及某些部分将为本体-凸部fet147(160)，该本体-凸部fet具有极低本体电阻以及不同的平带电压。
不同设计ddsoimosfet102具有不同的掺杂浓度及/或不同尺寸设计的本体-接触组件144、栅极导体194至196、源极组件150、沟道147至149、漏极组件152等。针对相同的输入，其它不同设计ddsoimosfet102的这样的不同掺杂浓度及尺寸将使晶体管产生不同的输出。
本文中的方法及系统确定本体-凸部fet160的特性并创建模拟电路100，如图4a至4c中所示(下面说明)。更具体地说，图4a显示用于单个栅极接触193(对应图3b)的模拟(测试)电路100，而图4b显示用于两个栅极接触193、197(对应图3c)的测试电路100。
如上面在图1的说明中所述，当产生模拟电路100时，处理器122利用ddsoimosfet102的特性及其它设计者输入114能够执行模型提取过程，以建立图4a至4c中所示的隔离本体电阻器147r及主体电阻器148r、隔离晶体管176、本体-接触晶体管178等的特性。ddsoimosfet102的这些特性包括例如ddsoimosfet102的晶体管电流、晶体管电压、晶体管长度，以及晶体管宽度。ddsoimosfet102的不同特性改变该模型提取过程所产生的模拟电路100的态样。
如图3a至3c中所示，ddsoimosfet102的主要栅极部分可包括与栅极隔离部分194相邻的栅极本体-接触部分195，以及在栅极隔离部分194的远侧的栅极浮置-本体部分196(如下面关于图2至3c所述)。因此，由处理器122产生的模拟电路100还可包括与本体隔离晶体管176连接的栅极隔离电阻器194r(表示ddsoimosfet102的栅极隔离部分194的电阻)，与本体-接触晶体管178连接的栅极本体-接触电阻器195r(表示ddsoimosfet102的栅极本体-接触部分195的电阻)，栅极浮置-本体电阻器196r(表示ddsoimosfet102的栅极浮置-本体部分196的电阻)，以及与栅极浮置-本体电阻器196r连接的浮置-本体晶体管180。另外，模拟生成模块110通过向模拟电路100提供测试输入同时选择性激活隔离晶体管176或本体-接触晶体管178或浮置-本体晶体管180能够生成模拟数据。
另外，如图3a至3c中所示，ddsoimosfet102的该半导体沟道的该主要沟道部分可包括与该栅极导体的栅极本体-接触部分195相邻的沟道本体-接触部分148，以及与该栅极导体的栅极浮置-本体部分196相邻的沟道浮置-本体部分149。在这样的情形下，ddsoimosfet102的本体-凸部子晶体管包括该栅极导体的栅极隔离部分194以及该半导体沟道的沟道隔离部分147。鉴于此，模拟电路100由处理器122产生以包括本体-凸部子晶体管模拟部分130(其模拟ddsoimosfet102的该本体-凸部子晶体管)且这包括栅极隔离电阻器194r、隔离本体电阻器147r，以及隔离晶体管176。模拟生成模块110激活隔离晶体管176结合失活本体-接触晶体管178及浮置-本体晶体管180提供来自本体-凸部子晶体管模拟部分130的本体-凸部模拟数据。
同样，ddsoimosfet102的本体-接触子晶体管可包括该栅极导体的栅极本体-接触部分195以及该半导体沟道的该主要沟道部分。因此，模拟电路100由处理器122产生以包括本体-接触子晶体管模拟部分132(其模拟ddsoimosfet102的该本体-接触子晶体管)且这包括栅极本体-接触电阻器195r、主体电阻器148r，以及本体-接触晶体管178。模拟生成模块110激活本体-接触晶体管178结合失活隔离晶体管176及浮置-本体晶体管180提供来自本体-接触子晶体管模拟部分132的本体-接触模拟数据。
此外，ddsoimosfet102的浮置-本体子晶体管可包括该栅极导体的栅极浮置-本体部分196以及该半导体沟道的沟道浮置-本体部分149。因此，模拟电路100由处理器122产生以包括浮置-本体子晶体管模拟部分134(其模拟ddsoimosfet102的该浮置-本体子晶体管)且这包括栅极浮置-本体电阻器196r以及浮置-本体晶体管180。模拟生成模块110激活浮置-本体晶体管180结合失活隔离晶体管176及本体-接触晶体管178提供来自浮置-本体子晶体管模拟部分134的浮置-本体模拟数据。
因此，通过模拟生成模块110选择性激活隔离晶体管176、本体-接触晶体管178或浮置-本体晶体管180限制模拟电路100中的哪个电阻器接收该测试输入，从而针对组成ddsoimosfet102的该不同子晶体管产生独立模拟数据。
另外，测试系统108通过向ddsoimosfet102提供该测试输入并测量ddsoimosfet102的输出能够生成测试数据。此后，匹配模块118能够比较该模拟数据与该测试数据，以识别数据差异。另外，设计者输入模块114能够接收对测试电路100的模拟的迭代改变114，以针对ddsoimosfet设计102的特定设计减小该数据差异。重复迭代过程114，直至该差异在预定阈值内。这允许测试电路100与最终一组模型参数124一起被用于优化电路126(用于优化大量相同设计的ddsoimosfet)。
这些方法及系统分配本体-接触fet148及浮置-本体fet149的宽度，以使w_bc+w_fb＝wdrawn+δwbc。此外，利用模型参数w_bc及w_fb针对本体-接触fet148及浮置-本体fet149执行迭代模型提取，以预测浮置-本体效应、本体电流，以及频率响应。栅极电阻(rg)连接及值是布局特定的，取决于栅极接触位置，以及栅极多晶硅(导体)图案(例如，t-栅极、h-栅极)。
模拟电路100的晶体管176、178、180允许本文中的方法及系统通过以潜在地每次一个的方式选择性激活本体-接触晶体管178、浮置-本体晶体管180或本体-凸部晶体管176，同时改变对该电路的栅极导体接触193c、该电路的源极/漏极组件接触191c、190c以及该电路的本体-接触组件接触192c的电压及频率输入来模拟不同设计ddsoimosfet102，以模拟各该不同设计ddsoimosfet102的浮置-本体效应测试结果、本体电流测试结果，以及频率响应测试结果。因此，设计者可通过关闭各晶体管176、178、180选择性连接模拟生成模块110中的不同晶体管，以评估它们的模拟特性；且这模拟实际ddsoimosfet102的测量数据。在一个例子中，设计者通过设置迁移率为零或断开漏极或栅极连接等关闭特定晶体管。这与上述模块110对应，其中，设计者模拟晶体管176、178及180或测试电路100，以匹配各不同ddsoimosfet102的电性特性，从而针对不同的应用优化该装置。
要注意的是，图4a至4c中的组件182为模拟电路100的电压源组件，其中，delta_vfbo是p+与n+多晶硅栅极之间的平带电压差。更具体地说，项目180向晶体管176的栅极添加本体-接触偏压(其对应p+与n+栅极导体的平带电压差)，从而相应产生不同于主要fet162的电性特性。
利用模拟电路100的此测试相应允许模拟生成模块110产生模拟模型，以利用测试不同设计ddsoimosfet102时所获得的浮置-本体效应测试结果、本体电流测试结果以及频率响应测试结果预测提交给该模拟模型的任意ddsoimosfet设计的性能。
如上所述，图4a显示用于单个栅极接触193(对应图3b)的模拟(测试)电路100，而图4b显示用于两个栅极接触193、197(对应图3c)的测试电路100。因此，4b中的模拟电路包括两个栅极本体-接触电阻器195r，以及两个电路接触193c、197c，但在其它方面与图4a中所示的模拟电路类似。图4c显示针对h-栅极结构的模拟电路，其类似地包括本体-接触晶体管178，本体-凸部晶体管176，栅极导体接触193c，源极/漏极组件接触191c、190c，本体-接触组件接触192c、隔离本体电阻器147r、主体电阻器148r、隔离晶体管176，以及本体-接触晶体管178。
模拟电路100允许通过以潜在地每次一个的方式选择性激活本体-接触晶体管178、浮置-本体晶体管180或本体-凸部晶体管176，同时改变对栅极导体接触193c、源极/漏极组件接触191c、190c以及本体-接触组件接触192c的电压及频率输入来模拟不同设计ddsoimosfet102，以模拟各该不同设计ddsoimosfet102的浮置-本体效应测试结果、本体电流测试结果，以及频率响应测试结果。
图5显示与图3a中所示类似的ddsoimosfet102(且相同的附图标记用以识别相同的特征)；不过，图5显示形成于ddsoimosfet102内的不同子晶体管包括本体-凸部fet160、本体-接触fet162，以及浮置-本体fet164。另外，这样的子晶体管包括ddsoimosfet102的源极、漏极、沟道、栅极氧化物、栅极导体、本体等的部分，其充当各不同子晶体管的源极、漏极、沟道、栅极氧化物、栅极导体、本体等。图5还显示示意表示为电阻器的本体电阻166。通过本体-接触144收集本体-凸部子fet160及本体-接触子fet162的碰撞电离及二极管电流(其中，由项目162中的虚线显示该结)；不过，在浮置-本体子fet164中，不通过本体-接触144收集碰撞电离及二极管电流(因为它是浮置的，且不被该本体偏压)。
在不同的示例结构中，当自垂直于第二层143的方向观看第二层143时(当自顶部观看时)，栅极导体194至196可为t形结构(图2)、i形结构(图6)、l形结构(图7)、h形结构(图8)等。还要注意的是，本文中的所有附图使用相同的附图标记识别相同的特征。
利用该模拟电路的此测试相应允许该模拟生成模块产生模拟模型，以利用测试该不同设计ddsoimosfet时所获得的浮置-本体效应测试结果、本体电流测试结果以及频率响应测试结果预测提交给该模拟模型的任意ddsoimosfet设计的性能。
图9(较概括地)及10(较具体地)中的流程图显示本文中的制程步骤。请参照图9，本文中的方法可在项目200中制造或提供(供应)ddsoimosfet，如上所述。另外，该不同设计ddsoimosfet具有不同的掺杂浓度及/或不同尺寸设计的本体-接触组件、浮置区以及/或者本体-凸部区；且针对相同的输入，该不同设计ddsoimosfet的这样的不同掺杂浓度及尺寸将使晶体管产生不同的输出。
为了利用模拟电路测试该ddsoimosfet，在项目202中，这些方法利用适当的ddsoimosfet子电路产生模拟电路，方式如下：连接模拟电路的一个或多个本体-凸部晶体管以模拟ddsoimosfet子电路的半导体沟道的一个或多个本体-凸部区的电阻，连接模拟电路的一个或多个本体-接触晶体管以模拟ddsoimosfet子电路的半导体沟道的本体-接触区的电阻，以及连接模拟电路的浮置-本体晶体管以模拟ddsoimosfet子电路的半导体沟道的浮置区的电阻。更具体地说，这包括连接导电漏极组件与该本体-接触晶体管、该浮置-本体晶体管及该本体-凸部晶体管的其中相应一个的漏极；以及连接导电源极组件与该本体-接触晶体管、该浮置-本体晶体管及该本体-凸部晶体管的其中相应一个的源极。
在项目204中，这些方法产生基于设计者输入的模拟，如上关于ddsoimosfet模拟模型112所述。在项目206中，模拟电路的这些晶体管允许这些方法测试不同设计ddsoimosfet，方式如下：通过选择性激活该本体-接触晶体管、该浮置-本体晶体管以及/或者该本体-凸部晶体管，同时改变对栅极导体及源极/漏极组件的电压及频率输入来匹配ddsoimosfet电性特性，从而确定各不同设计ddsoimosfet的浮置-本体效应测试结果、本体电流测试结果以及频率响应测试结果。
更详细地，半导体沟道的本体-凸部区对栅极导体的隔离区的电阻控制该本体-凸部晶体管的激活；半导体沟道的本体-接触区对栅极导体的主要区域的电阻控制该本体-凸部晶体管的激活；以及半导体沟道的浮置区对栅极导体的主要区域的电阻控制该浮置-本体晶体管的激活。还要注意的是，由于上述的晶体管连接，本体层的电阻改变该本体-凸部晶体管的偏压，且本体-接触组件的电阻改变该一个或多个本体-接触晶体管的偏压。
利用模拟电路的此测试相应允许模拟生成模块在项目208中利用该模拟优化并设计装置，以利用测试不同设计ddsoimosfet时所获得的浮置-本体效应测试结果、本体电流测试结果以及频率响应测试结果预测提交给模拟模型的任意ddsoimosfet设计的性能。接着，制造此类装置，如项目210中所示。
图10显示通过本文中的系统及方法可处理特定晶体管设计的一种方式；不过，本文中的实施例不限于图10中所示的例子，而是适用于所有ddsoimosfet设计及其所有不同类型的组件。更具体地说，图10显示，在项目250中，这些方法找到被测晶体管的本体-接触隔离区(area_tab)。接着，在项目252中，本文中的方法找到被测晶体管的漏极至源极边缘场路径。此外，为确定电荷分配及结电流，在项目254中，这些方法将沿边缘场的尺寸作为l_tab(凸部的长度)以及横穿场的尺寸作为w_tab(凸部的宽度)，以使area_tab＝w_tabxl_tab。另外，在项目256中，本文中的制程使本体-凸部子电路(例如项目160，如上所述)具有适当的端子连接。因此，若本体-凸部fet的源极及本体端子在160中被电性短路(例如通过硅化物制程)，则这些端子也应当在本体-凸部子fet176中被短路。另外，在项目258中，本文中的方法确定边缘场分布(fr)作为包括但不限于主要fet长度及宽度的各种几何参数的函数，并接着使本体-凸部fet迁移率乘以fr以计算边缘场穿透。接着执行项目260，其中，这些方法完全确定本体-凸部fet的特性。
进至图10中的项目262，本文中的方法针对本体-凸部fet、本体-接触(bc)fet以及浮置-本体(fb)fet形成子电路。在项目264中，这些方法使用在bc与fb-fet之间的任意固定宽度分割(例如60:40)，接着迭代调整，以及标准流程紧凑模型提取。项目266显示本文中的方法调节w_bc以匹配碰撞电离及二极管电流；并将其余部分分配给w_fb(图5)。在项目268中，这些方法调节fb_fet中的碰撞电离及二极管参数，以获得gdskink。开态(当栅极电压大于阈值电压时)击穿可通过结合上述bc与fb-fet的寄生双极型晶体管参数获得。因此，在项目270中，这些方法调节bc与fbfet中的碰撞电离及二极管参数，以及寄生双极型晶体管参数，以获得开态击穿。另外，在项目272中，这些方法调节本体-凸部fet及bc-fet的结电容(cjunction)、本体电阻(rbody)以获得重叠电容(coverlap)、cjunction及栅极电阻(rgate)的适当频率响应。如从项目272返回至项目264的循环所示，重复制程直至获取浮置-本体效应，同时在本体-接触与浮置-本体fet之间保持掺杂、迁移率、应力参数不变。
下面提供模型提取方法的一个例子，并参照图11说明(尽管本领域的技术人员将理解，在本文中可使用其它提取)。本文中所使用的idlin是在小漏极电压(vdlin)(例如，0.05v)下的漏极电流(id)，vtlin是在vdlin下的阈值电压(vth)，idsat是在vd＝vdnom(给定技术的名义vd)时的id，在vdlin下，
接着，模型提取选择wwide-llong(图11中的装置2)且对于主要fet模型，此制程使用长沟道vth、迁移率、迁移率退化以及源极-漏极电阻参数以获得主要gmlin峰值、位置及斜率作为栅极电压(vg)的函数。在本体-凸部fet模型中(若存在第二gmlin峰值，否则跳过)，该提取使用长沟道vth、α(在图12中的fr列中显示)、迁移率退化以及源极-漏极电阻参数以获得gmlin第二峰值、位置及斜率作为vg的函数。α是不同制程参数的函数，但不限于(例如pcwidthonbp、δ-body-tab、pc-to-bp等)。
接着，该提取选择wnarrow-llong装置(图11中的装置1)，且在主要fet模型中，提取宽度缩放vth、迁移率、迁移率退化以及源极-漏极电阻参数以匹配、从而获得主要gmlin峰值、位置及斜率作为vg的函数。在本体-凸部fet模型中，若没有针对迁移率退化的宽度缩放参数被使用，则自动获取第二gmlin峰值(若在wwide-llong中存在第二gmlin峰值)。
随后，此提取使用长沟道vth、α、迁移率退化以及源极-漏极电阻参数以获得gmlin第二峰值位置及斜率作为vg的函数(若在wwide-llong中不存在第二gmlin峰值)。接着，此制程使用针对主要fet的常规提取方法以获得在wnom的larray以及在lnom的warray。这些参数被复制给本体-凸部fet模型。
此制程针对larray进一步计算下面的表达式，因为本体-凸部效应不随宽度缩放，并假定针对主要fet的wnom至wnarrow缩放趋势被获取(沿图11中的a-a’移动)。
在上面的式子中，针对wwide与wnarrow之间的vtlin的宽度缩放调节idlin(wwide,l)及idlin(wnarrow,l)。在不同vg评估上面的表达式。
接着，此制程使用本体-凸部fet参数以匹配常规提取方法中的上面的表达式作为vg的函数。在此方面，制程调节β(如图12中的fr列中所示)、长度缩放vth以及迁移率参数以获得正确的gmlin第二峰值以及针对整个larray的上面的表达式(作为vg的函数)。其中，β是不同制程参数的函数，但不限于(例如，pcwidthonbp、δ-body-tab、pc-to-bp等)。
接着，作为vg的函数针对larray评估下面的表达式。这使用漏致势垒降低(drain-induced-barrier-lowering；dibl)、本体电荷参数，及其长度缩放来获取整个larray的下面的表达式(沿图11中的a-a’移动)。
接着，此提取使用本体-凸部fet中的应力参数(针对vth及迁移率)以获取下面的表达式作为nf的函数。
在上面的表达式中，idlin(wwide,lnom,nf)及idlin(wnarrow,lnom,nf)是在vg＝vdnom、vd＝vdlin下的idlin且被nf标准化。此制程针对不同的nf评估上面的表达式。这使用应力参数的长度缩放来获取在其它长度的不同应力趋势(也就是，l≠lnom)。
关于电容，针对vg<vth_body-tab-fet,此提取使用标准的建模流程来获取电容，其中，vth_body-tab-fet是本体-凸部fet反型的开始。针对vg>vth_body-tab-fet，这使用本体-凸部fet中的vth-offset-for-capacitance及etch-bias-body-contact-isolation-region(deltabp)来匹配wwide-llong栅极电容。另外，针对wnarrow-larray的低频及高频跨容可通过本体-凸部fet模型中的合适的电荷参数及/或其长度缩放建模。
图12显示本文中的系统的态样的示意图。更具体地说，图12是一个表格，在第一列中显示本体-接触类型，在第二列中显示这些本体类型的示意，在第三列中显示该本体-凸部的面积的计算，在第四列中显示该本体-凸部的长度的计算，在第五列中显示该本体-凸部宽度，以及在第七列中显示fr计算。尽管在图12中显示一个例子，但该些实施例不限于此具体例子，而是适用于所有类似概念。
在晶体管内，半导体(沟道区)位于导电“源”区与类似导电“漏”区之间，且当半导体处于导电状态时，半导体允许电流在源极与漏极之间流动。“栅极”为导电组件，通过“栅极氧化物”(其为绝缘体)与半导体电性隔开；且该栅极内的电流/电压改变晶体管的沟道区的导电性。
出于本文中的目的，“半导体”是一种材料或结构，其可包括注入杂质，以基于电子及电洞载流子浓度使该材料有时是导体而有时是绝缘体。本文中所使用的“注入制程”可采取任意合适的形式(无论现在已知还是未来开发的)且可包括例如离子注入等。
出于本文中的目的，“绝缘体”是相对术语，其是指与“导体”相比允许很小的电流流动(<95％)的材料或结构。本文中所提到的介电质(绝缘体)可例如自干燥的氧环境或蒸汽生长并接着被图案化。或者，本文中的介电质可自任意多种候选高介电常数(高k)材料形成，包括但不限于氮化硅、氮氧化硅、sio2与si3n4的栅极介电堆叠，以及金属氧化物如氧化钽。本文中的介电质的厚度可依据所需装置性能而变化。
一般来说，为形成晶体管结构，在衬底中沉积或注入杂质以形成至少一个半导体沟道，该半导体沟道被位于该衬底的顶部(上)表面下方的浅沟槽隔离区环绕。本文中的“衬底”可包括适于给定目的的任意材料(无论现在已知还是未来开发的)，且可包括例如硅基晶圆(块体材料)、陶瓷材料、有机材料、氧化物材料、氮化物材料等，无论是已掺杂还是未掺杂。该“浅沟槽隔离”(shallowtrenchisolation；sti)结构通常通过在该衬底内图案化开口/沟槽并生长或用高绝缘材料填充该开口形成(这允许该衬底的不同主动区彼此电性隔离)。
尽管附图中仅显示一个或有限数目的晶体管，但本领域的普通技术人员将理解，可用本文中的实施例同时形成许多不同类型的晶体管，且附图意图显示同时形成多个不同类型的晶体管；不过，出于清晰目的，可简化附图以仅显示有限数目的晶体管，并使读者更容易地意识到所示的不同特征。这并非意图限制此揭示，因为如本领域的普通技术人员所理解的那样，此揭示适用于附图中所显示的包括许多各类型晶体管的结构。
此外，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“平行”、“垂直”等被理解为当它们以附图中取向并显示时的相对位置(除非另外指出)。术语例如“接触”、“在...上”“直接接触”、“毗邻”、“直接相邻”等意图表示至少一个组件实体接触另一个组件(没有其它组件隔开所述组件)。
图13中显示用于实施上面所揭示的系统、方法及电脑程序产品的代表性硬件环境(也就是电脑系统)。此示意附图显示依据本文中的实施例的信息处理/电脑系统的硬件配置。该系统包括至少一个处理器或中央处理单元(centralprocessingunit；cpu)900。cpu900通过系统总线902与各种装置例如随机访问存储器(randomaccessmemory；ram)904、只读存储器(readonlymemory；rom)906以及输入/输出(i/o)适配器908互连。i/o适配器908可与周边装置例如磁盘单元910及磁带驱动器912或者该系统可读取的其它程序储存装置连接。该系统可读取该程序储存装置上的发明指令并按照这些指令来执行本文中的实施例的方法。该系统还包括用户界面适配器(userinterfaceadapter)918，该用户界面适配器将键盘914、鼠标916、扬声器920、麦克风922及/或其它用户界面装置例如触屏装置(未显示)与总线902连接，以收集用户输入。此外，通信适配器924将总线902与数据处理网络926连接，且显示适配器928将总线902与显示装置930连接，该显示装置可被实施为输出装置例如监控器、打印机，或发送器。
附图中的流程图及方块图显示依据各种实施例的装置及方法的可能实施的架构、功能及操作。在此方面，该流程图或方块图中的各方块可表示模块、片断或代码部分，其包括一个或多个可执行指令以实施指定的逻辑功能。在一些替代实施中，方块中所示的功能可在附图中所示的顺序之外发生。例如，连续显示的两个方块实际上可基本同时执行，或者有时可以相反顺序执行该些方块，取决于所涉及的功能。还应当注意，该方块图和/或流程图的各方块以及该方块图和/或流程图中的方块的组合可通过执行指定功能或动作或者执行专用硬件与电脑指令的组合的基于专用硬件的系统实施。
本文中所使用的术语仅是出于说明特定实施例的目的，并非意图限制上述实施例。除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该”也意图包括复数形式。而且，本文中所使用的术语“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“接触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个组件实体接触另一个组件(没有其它组件隔开所述组件)。本文中所使用的术语“横向”说明当组件以附图中取向并显示时该些组件的相对位置，尤其表示一个组件位于另一个组件的侧边而不是另一个组件的上方或下方。例如，一个组件横向邻近另一个组件将在该另一个组件旁边，一个组件横向紧邻另一个组件将直接在该另一个组件旁边，以及一个组件横向围绕另一个组件将邻近并环绕该另一个组件的外侧壁。
除显示在各阶段的当前实施例的方法及功能以外，各附图还显示通过一个或多个装置及结构整体或部分实施的方法的逻辑。这些装置及结构经配置以(也就是，包括一个或多个组件，例如电阻器、电容器、晶体管及类似物，它们经连接以实现过程的执行)实施上述方法。换句话说，可创建一个或多个电脑硬件装置，其经配置以实施本文中参照附图及其相应说明所述的方法及过程。
对本发明的各种实施例所作的说明是出于说明目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。
本文中的实施例可用于各种电子应用，包括但不限于高级传感器、存储器/数据储存、半导体、微处理器以及其它应用。制造者可以原始晶圆形式(也就是，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得装置及结构，例如集成电路(ic)芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路组件和/或其它信号处理装置集成，作为(a)中间产品例如母板的部分，或者作为(b)最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。
下面的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括结合具体请求保护的其它请求保护的元素执行该功能的任意结构、材料或动作。本揭示的说明用于示例及说明目的，而非意图详尽无遗或限于所揭示形式的申请。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离本申请的范围及精神。该些实施例经选择及说明以最佳解释本申请的原理及实际应用，并使本领域的普通技术人员能够理解具有适合所考虑的特定应用的各种变更的各种实施例。
尽管上面仅结合有限数目的实施例来详细说明，但很容易理解，本文中的实施例不限于这些揭示。相反，可修改本文中的组件以包含此前未说明但符合本文的精神及范围的任意数目的变化、更改、替代或等同布置。此外，尽管已说明各种实施例，但应当理解，本文中的态样可仅被某些所述实施例包括。相应地，下面的权利要求将不被视为被上述说明限制。除非特别说明，否则提及单数组件并不意图意味着“一个且仅一个”，而是“一个或多个”。本揭示中所述的各种实施例的组件的所有结构及功能等同(其为本领域的普通技术人员已知的或后来逐渐知道的)通过引用明确包含于此并意图被本揭示包括。因此，应当理解，在所揭示的特定实施例中可作变更，其落入如所附权利要求所概述的上述范围内。
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