半导体结构的制作方法

本发明实施例涉及具有导电层的半导体结构，特别涉及一种具有形成在金属栅极结构与接触部件之间的导电层的半导体结构。

背景技术：

集成电路(integratedcircuit,ic)产业历经指数性的成长。ic材料和设计在技术上的发展造就了各个世代的ic，且每个世代都比先前的世代有更小及更复杂的电路。在ic进化的过程，功能密度(例如每一个芯片面积的内连线装置的数量)持续增加，而几何尺寸(例如利用工艺所创造出的最小构件(或导线))持续减小。此微缩工艺一般提供了增加制造效率及减低相关联的成本的好处。

为了实现上述优点，此微缩化也增加制造ic和工艺的复杂度，制造ic和工艺也需要相应的发展。例如，以金属栅极取代多晶硅栅极，以减低部件的尺寸改善装置效能。然而，在制造装置的期间，形成接触部件于金属栅极上面临了挑战。例如，因缩小的部件尺寸所引起的接触部件与金属栅极之间的高阻抗难以控制。因此，在这领域需要改善。

技术实现要素：

根据一些实施例，提供半导体结构。上述半导体结构包含金属栅极结构，金属栅极结构包含栅极介电层及栅极电极。上述半导体结构包含导电层，其形成于金属栅极结构的上表面上，部分的导电层中镶入在金属栅极结构的上表面下方。上述半导体结构包含接触部件，其设置于金属栅极结构的上表面上，接触部件与导电层的上表面直接接触。

附图说明

本公开的各种样态最好的理解方式为阅读以下说明书的详说明并配合附图说明书附图。应该注意的是，本公开的各种不同特征部件并未依据工业标准作业的尺寸而绘制。事实上，为使说明书能清楚叙述，各种不同特征部件的尺寸可以任意放大或缩小。

第1a、4a、5、6a、6c、7a、8a、9a、10a、11a、11c、12a、12b、13a及13b图是根据本发明一些实施例，半导体结构的部分剖面示意图。

第1b、4b、6b、7b、8b、9b、10b及11b图分别是根据本发明一些实施例，如第1a、4a、6a、7a、8a、9a、10a及11a(和11c)图所示的装置的平面上视图。

图2是根据本发明一些实施例的装置的三维透视图。

图3是根据本发明一些实施例，制造半导体装置的方法流程图。

附图标记列表

100装置

102半导体基底

106源极/漏极部件

108通道区

110第一层间介电层

120高介电常数金属栅极结构

122栅极介电层

124栅极电极

126导电层

128栅极间隙物

130第二层间介电层

132、134接触部件

140覆盖层

150、152、154金属层

170第一部分

172第二部分

174、176、178部分

200装置

202半导体基底

204鳍片

206隔离结构

208源极/漏极部件

210第一层间介电层

220高介电常数金属栅极结构

222高介电常数栅极介电层

224栅极电极

226导电层

228栅极间隙物

230第二层间介电层

232接触部件

300方法

302、304、306、308、310、312、314、316、318、320操作

400部分

610界面层

612、614、616、618种类

620第一气体前驱物

622第二气体前驱物

710开口

d宽度

h、h1高度

h2深度

l长度

s偏差

t1、t2距离

ww’w”长度

具体实施方式

要了解的是本说明书以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而本说明书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本发明。例如，若是本说明书以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本发明的说明中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。

再者，为了方便描述附图中一元件或特征部件与另一(多个)元件或(多个)特征部件的关系，可使用空间相关用语，例如”在…的下”、”下方”、”下部”、”上方”、”上部”及类似的用语。除了附图所示出的方位之外，空间相关用语涵盖使用或操作中的装置的不同方位。例如，若翻转附图中的装置，描述为位于其他元件或特征部件”下方”或”在…之下”的元件，将定位为位于其他元件或特征部件”上方”。因此，范例的用语”下方”可涵盖上方及下方的方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。

本发明实施例涉及制造半导体装置的方法，特别涉及金属栅极结构的接触部件的方法。在一装置内形成金属栅极结构，在金属栅极结构的上表面形成接触部件，以继续制造装置。然而，当部件的尺寸持续减小，在此制造的阶段发生更多的挑战。在其中一个例子，金属栅极电极所包含的多个功函数金属(workfunctionmetal,wfm)层可能与接触部件之间形成高阻抗界面，因而限制整体装置的执行。此外，微缩后的部件尺寸让导电部件和金属栅极电极的上表面之间的电性性质难以控制。因此，本发明实施例提供的结构有助于减低金属栅极结构和接触部件的界面之间的接触电阻。在此公开的半导体装置可以是例如，互补式金属氧化物半导体(complementarymetal-oxide-semiconductor,cmos)装置，其包含p型金属氧化物半导体(p-typemetal-oxide-semiconductor,pmos)装置和n型金属氧化物半导体(n-typemetal-oxide-semiconductor,nmos)装置。关于此结构，装置可以是二维的平面金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor,mosfet)装置(第1a-1b图)或三维的非平面类鳍状场效晶体管(finfield-effecttransistor,finfet)装置(图2)。然而，可以了解的是本发明实施例并不限定于特定类型的装置。

图1a是沿着如图1b所示的装置100的线段aa’而示出的半导体装置(或半导体结构)100的剖面示意图。在一些实施例，第1a及1b图示出二维的平面装置，例如pmos装置、nmos装置或部分的cmos装置，而图2示出三维的pmos或nmos鳍式场效晶体管装置。图3是根据本发明实施例，示出用来形成半导体装置100及200的方法300的流程图。方法300仅是示例，并不用来限定本发明实施例中已确实记载于权利要求以外的事项。可提供额外的操作在这些实施例所述的阶段之前、之中及/或之后。在不同的实施例，这些阶段可被省略或取代。

在操作302，方法300提供半导体基底102。半导体基底(或基底)102包含元素半导体，其具有结晶结构，例如硅，或者，基底102包含其他元素半导体，例如锗；基底102包含化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；基底102包含合金半导体，其包含硅锗、磷化镓砷、磷化铝铟、砷化铝镓、砷化铝铟、磷化镓铟、磷化镓铟和磷砷化镓铟；或上述组合。或者，基底102可为绝缘层上覆半导体基底，例如绝缘层上覆硅(silicon-on-insulator,soi)基底、绝缘层上覆硅锗(silicongermanium-on-insulator,sgoi)基底，或绝缘层上覆锗(germanium-on-insulator,goi)基底。绝缘层上覆半导体基底可用植氧分离法(separationbyimplantationofoxygen,simox)、晶圆接合及/或其他适合的方法制成。基底102可还包含其他部件例如埋置层及/或生长在其顶部的外延半导体层。在一些实施例，基底102可包含掺杂区，例如n型井区、p型井区，取决于所需装置的类型。掺杂基底102可通过离子布植工艺、扩散工艺、原位(in-situ)掺杂工艺，或上述组合而进行。

在操作304，方法300形成隔离部件(未示出)于基底102上，以定义装置100的主动区。隔离部件可包含，例如氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(fluorine-dopedsilicateglass,fsg)、低介电常数介电材料、其他适合的介电材料或上述组合。隔离部件可包含例如浅沟槽隔离(shallowtrenchisolation,sti)结构、深沟槽隔离(deeptrenchisolation,dti)结构及/或局部硅氧化(localoxidationofsilicon,locos)结构的结构。

在操作306，方法300形成虚置栅极结构(未示出)于基底102上，其将在后续的步骤被取代。虚置栅极结构可包含虚置界面层，其包含氧化硅、氮氧化硅；并包含虚置栅极电极，其包含多晶硅。虚置栅极结构可通过一系列的沉积和图案化工艺形成。之后，参阅第1a及4a图，操作306沿着虚置栅极结构的侧壁形成栅极间隙物128。栅极间隙物128可包含介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、其他介电材料，或上述组合，并且可通过沉积工艺及之后的非等向性蚀刻工艺而形成。

参阅第1a和4a图，方法300进行至操作308，形成邻近于虚置栅极结构的源极/漏极部件106，借此形成通道区108于虚置栅极结构下方，且位于源极/漏极部件106之间。源极/漏极部件106可为用来形成nmos装置的n型部件，或用来形成pmos装置的p型部件。在一些实施例，源极/漏极部件106可通过在基底102中邻近虚置栅极结构处，依装置的需求掺杂一或多种n型掺杂质或p型掺杂质来掺杂源极/漏极区而形成，例如通过离子布植方法形成。在另一实施例，操作308通过外延成长掺杂半导体材料层于源极/漏极区内形成源极/漏极部件106，借此形成凸起的源极/漏极部件106。在其他实施例，操作308首先通过蚀刻形成沟槽，凹蚀部分的源极/漏极区，之后在沟槽内外延成长半导体层而形成源极/漏极部件106。外延成长半导体材料可与基底102的半导体材料相同或不同。例如，在p型场效晶体管，外延成长半导体材料为硅锗，而在n型场效晶体管，外延成长半导体材料为硅或碳化硅。在一些实施例，通过原位掺杂将掺杂质导入源极/漏极部件106内。更具体而言，用来外延成长的前驱物还包含含有掺杂质的化学物质。

之后，在操作310，方法300形成第一层间介电层110于源极/漏极部件106和隔离部件(第1a和4a图)上。第一层间介电层110可包含任意适合的介电材料，例如四乙氧基硅烷(tetraethylorthosilicate,teos)、未掺杂硅玻璃或经掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicateglass,bpsg)、熔融石英玻璃(fusedsilicaglass,fsg)、磷硅酸盐玻璃(phosphosilicateglass,psg)、硼掺杂硅玻璃(borondopedsiliconglass,bsg)、低介电常数介电材料及/或其他适合的介电材料。第一层间介电层110可包含多层结构或单层具有多种介电材料的结构。例如，第一层间介电层110可包含薄蚀刻停止层(例如氮化硅)及低介电常数介电材料层。操作310通过沉积工艺，例如旋转涂布、化学气相沉积(chemicalvapordeposition,cvd)、其他适合的方法或上述组合。操作310还包含执行平坦化工艺，例如化学机械研磨/平坦化(chemical-mechanicalpolishing,cmp)，在沉积第一层间介电层110之后，移除位于装置100的上表面上方多余的层间介电材料。

在操作312，方法300使用高介电常数金属栅极(high-kmetalgate,hkmg)结构120(第1a、4a及4b图)取代虚置栅极结构。操作312移除部分的虚置栅极结构，以形成栅极沟槽(未示出)，并且之后通过沉积工艺在栅极沟槽内形成高介电常数金属栅极结构120。因此，形成的栅极材料层为u型。之后，执行平坦化工艺(例如cmp)，移除装置100表面上多余的金属栅极材料。

参阅第1a、4a及4b图，高介电常数金属栅极结构120包含高介电常数栅极介电(或栅极介电)层122，覆盖层140设置在栅极介电层122和栅极电极124之间，且多个金属层150、152及154共同形成栅极电极124。在一些实施例，栅极电极124可包含额外的金属层。在一些实施例，高介电常数金属栅极结构120可包含额外的材料层(未示出)，例如界面层、覆盖层、扩散层、阻障层或上述组合。例如，高介电常数金属栅极结构120可包含位于通道区108与栅极介电层122之间的界面层。高介电常数金属栅极结构120的材料层可通过一或多个适合的方法形成，例如cvd、物理气相沉积(physicalvapordeposition,pvd)、原子层沉积(atomiclayerdeposition,ald)、电镀、其他适合的方法或上述组合形成。在一些实施例，实施一或多个沉积方法以形成u型栅极介电层122、覆盖层140、栅极电极124的金属层150、152及154及任意设置于上述之间的其他材料层，使得上述材料层的上表面彼此共平面。

高介电常数介电层122可包含一或多个高介电常数介电材料(或高介电常数介电材料的一或多个层)，例如氧化硅铪(hfsio)、二氧化铪(hfo2)、氧化铝(al2o3)、二氧化锆(zro2)、氧化镧(la2o3)、二氧化钛(tio2)、氧化钇(y2o3)、钛酸锶(srtio3)或上述组合。栅极介电层122可使用cvd、ald及/或其他适合的方法沉积。

在一些实施例，覆盖层140包含一或多种下述材料：hfsion、hftao、hftio、hftao、hfalon、hfzro或其他适合的材料。因此，操作312可还包含，在形成栅极介电层122后，通过例如在氮气中实施快速热退火(rapidthermalanneal,rta)，共溅镀覆盖层140于栅极介电层122上。在一些实施例，覆盖层140提供给高介电常数金属栅极120优选的热稳定性，以及限制金属不纯物从栅极电极124扩散至栅极介电层122。

栅极电极124可包含一或多个金属层，例如功函数金属(wfm)层、导电阻障层及块材导电层。功函数金属层可为p型或n型功函数层，其取决于所需的装置(pmos或nmos)类型。p型功函数金属层包含具有足够大的等效功函数的金属，并且可包含一或多种下述材料：氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、其他适合的金属或上述组合。n型功函数金属层包含具有足够大的等效功函数的金属并且可包含一或多种下述材料：钽(ta)、铝化钛(tial)、氮化钛铝(tialn)、碳化钽(tac)、氮化钽(tacn)、氮化钽硅(tasin)、钛氮化硅(tisin)、其他适合的金属或上述组合。块材导电层可包含铝(al)、铜(cu)、钛(ti)、钽(ta)、钨(w)、铂(pt)、钼(mo)、钴(co)、银(ag)、锰(mn)、锆(zr)、钌(ru)及/或其他适合的材料。栅极电极124可包含多个功函数金属层；或者，包含多个功函数金属层及块材导电金属层。栅极电极124可通过一或多个沉积方法，例如cvd、pvd、ald、电镀及/或其他适合的方法形成。

在此所述的实施例，栅极电极124包含多个金属层。例如，金属层150、152及154可为三种具有相同形态(n型或p型)且为不同的功函数金属层。或者，金属层150和152可为两个不同的功函数金属层，而金属层154可为块材导电层。在一些实施例，栅极电极124可包含额外的功函数金属层及块材导电层。

参阅回图3，方法300进行至操作314，实施高介电常数金属栅极结构120的表面处理，以用来形成导电层126。在一些实施例，如图5所示，通过使用包含氩(ar)、氨(nh3)、其他适合的气体种类、或上述组合的等离子体，来轰击高介电常数金属栅极结构120的上表面以进行表面处理。可通过施予介于约1000w至约4000w的范围间的偏压，且操作温度介于约200℃至约400℃的范围间执行等离子体。在一实施例，处理的期间约为1分钟。在此所述的实施例，表面处理帮助移除位于高介电常数金属栅极结构120的上表面上的任何高阻抗材料，并且改善导电层126与高介电常数金属栅极结构120的上表面之间的接合。高阻抗材料的例子包含形成在栅极电极124内的一或多个功函数金属层上方的自然生成的氧化层(nativeoxide)。在一些实施例，操作314对于后续的工艺步骤为可选择性的。有利的是，操作314的表面处理可与后续形成导电层126及接触部件132的步骤，使用相同的机台来执行。

在一些实施例，执行操作314的表面处理，会形成均匀成长的导电层126于多个金属层150、152及154上，移除位于栅极电极124的上表面上方的高阻抗材料(例如，伴随功函数金属层所生成的自然生成的氧化层)时，可以用来促进导电层126的前驱物材料与栅极电极124的上表面之间的接合。

在操作316，方法300通过沉积工艺形成导电层126于高介电常数金属栅极结构120的上表面上(例如，导电层126与高介电常数金属栅极结构120的上表面平行且接触)。在此实施例，操作316执行ald工艺。如图6a所示，操作316开始于将高介电常数金属栅极结构120的上表面按序且以循环的方式曝露在两个不同的气体前驱物之下，例如，交替地让高介电常数金属栅极结构120的上表面曝露在第一气体前驱物620和第二气体前驱物622下。在一些实施例，操作316执行的沉积工艺是具有选择性的沉积工艺，使得导电层126选择性地形成在栅极电极124的上表面上，并且自我对准于栅极电极124的上表面。

第一气体前驱物620可包含具有导电元素及卤素的化合物，导电元素例如为w、co、ti、al、cu、au或上述组合，卤素例如为氯(cl)或氟(f)。在一实施例，第一气体前驱物620可为氯化钨(wcl5)、氟化钨(wf6)、氯化钛(ticl4)或其他适合的材料。第二气体前驱物622包含元素，例如为硅(si)及氢(h)。第二气体前驱物622的例子包含氢气(h2)及硅烷(sih4)。操作316在温度介于约400℃至约520℃的范围间，工艺压力介于约5torr至约50torr的范围间来执行沉积工艺。在一些实施例，沉积工艺执行的时间可约为10分至约40分。

在一些实施例，导电层126包含金属，上述金属选自于钨(w)、钴(co)、钛(ti)、铝(al)、铜(cu)、金(au)、其他适合的金属或上述组合。在一实施例，导电层126包含w、co或al。当形成在金属栅极结构上的接触部件(例如第8a及10a图的接触部件132或134)一般包含与导电层126相似的导电材料，在接触部件132或134与导电层126之间的界面的接触电阻一般低于导电层126与栅极电极124(可包含多个高阻抗功函数金属层)的上表面之间的接触电阻。

在一些实施例，如第6a-6b、7a-7b及8a-8b图所示出，导电层126自我对准于栅极电极124的金属层150、152及154，并且不形成在栅极介电层122或覆盖层140的上方。然而，如第9a-9b及12a-12b图所示，可通过控制操作316的沉积时间，使导电层126也形成在栅极介电层122及/或覆盖层140的上表面上方。在一个示例，延长的沉积时间可使导电层126横向地延伸至覆盖层140及/或栅极介电层122的上表面上方，如此即使的后形成的接触部件(例如，第10a-10b图的接触部件134)与栅极电极124之间有错位(misalignment)的发生，仍然可以增加上述两者之间的接触面积。

在一些实施例，导电层126的一部分可镶入于栅极电极124的上表面下，且镶入的部分可包含界面层610，其含有被包含在栅极电极124(例如，一或多个金属层150、152及152)和导电层126两者内的化学元素。图6c是显示导电层126镶入的部分的放大图。界面层610可包含一或多个下述元素：钨(w)、钴(co)、铜(cu)、金(au)、钛(ti)、钽(ta)、铝(al)、碳(c)、硅(si)、氮(n)及其他适合且存在于栅极电极124和导电层126内的元素。在一些实施例，界面层610可为导电层126最底部，其与栅极电极124接触。或者，导电层126镶入在栅极电极124的上表面下方的整体组成了界面层610。在一些实施例，界面层610可以是导电层126与栅极电极124(例如，一或多个金属层150、152及154)的材料之间的分子混合后而形成，如此使得界面层610包含导电层126和栅极电极124两者的化学元素(如示意图所示的种类612、614、616及618)，然而，上述元素可形成与导电层126或栅极电极124的金属层不同的组成分。

在操作318，参阅第7a-7b图，方法300形成第二层间介电层130于导电层126、部分的高介电常数金属栅极结构120及第一层间介电层110上方。第二层间介电层130可包含与第一层间介电层110相同或不同的材料，并且例如可为teos、未掺杂硅玻璃、bpsg、fsg、psg、bsg、低介电常数介电材料，及/或其他适合的介电物质。操作318通过沉积工艺，例如旋转涂布、cvd、其他适合的方法，或上述组合形成第二层间介电层130。操作318可还包含执行cmp工艺，以移除位于装置100的上表面的多余的ild材料。

方法300进行至操作320，形成接触部件132。操作320可包含多个步骤，例如图案化、沉积及cmp。首先，操作320执行图案化工艺(包含光刻工艺及蚀刻)，以形成(例如，图案化)位于第二层间介电层130内的开口710，从上视图(图7b)来看，开口710对应于接触部件132的平面形状。在一些实施例，接触部件132设置成圆形(例如，图2的鳍式场效晶体管装置200的接触部件232)、正方形、矩形或其他平面形状。在此所述的实施例，开口710形成在栅极电极124的上表面(例如，金属层150、152及154)的正上方，且具有与栅极长度w对齐的宽度d。图案化工艺可包含通过涂布光刻胶、曝光、曝光后烘烤、显影形成图案化光刻胶层(未示出)于硬遮罩层(未示出)上方。硬遮罩层可包含与层间介电层130不同的材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅或其他适合的材料，且可通过适合的方法形成，例如热氧化、cvd、pvd、ald、其他适合的方法或上述组合。之后，利用经图案化的光刻胶作为蚀刻遮罩，蚀刻硬遮罩层以形成位于第二层间介电层130内的开口。蚀刻工艺可包含湿蚀刻、干蚀刻、反应性离子蚀刻或其他适合的蚀刻方法。

之后，参阅第8a-8b图，通过沉积形成接触部件132于第二层间介电层130的开口710内。在一些实施例，接触部件132包含钨(w)、钴(co)、铝(al)、铜(cu)、钛(ti)、钽(ta)、铂(pt)、钼(mo)、银(ag)、锰(mn)、锆(zr)、钌(ru)、其他适合的导电材料或上述组合。接触部件132可包含与导电层126相同或不同的材料。例如，若导电层126包含金属的钨，之后接触部件132可包含金属的钨、金属的钴及/或金属的铝。在一些实施例，操作320形成接触部件132通过沉积工艺，例如cvd、pvd、ald、电镀、其他适合的方法，或上述组合。在一实施例，接触部件132通过与ald不同的cvd工艺形成。在此所述的实施例，接触部件132通过使用连续的沉积技术形成，在连续的沉积技术期间，使用单一气体种类完成沉积工艺。有利的是，接触部件132与导电层126之间的界面的接触电阻低于接触部件132与栅极电极124的上表面(包含金属层150、152及154)之间的界面的接触电阻，借此减轻高介电常数金属栅极结构120的多个功函数金属层与接触部件132之间的高阻抗界面的影响。之后，可执行一或多个平坦化工艺，例如cmp，以移除任何位于装置100的上表面的材料。

在另一实施例，参阅第9a-9b图，取代了在操作316的选择性地沉积导电层126于栅极电极层124的上表面上方，部分的导电层126形成在覆盖层140及/或栅极介电层122上方，使得导电层126的长度w”大于栅极长度w，但小于总长度l(包含栅极介电层122及覆盖层140)。在一些实施例，控制导电层126的沉积工艺，使得长度w”至少为栅极长度w(如同选择性地沉积的情况)，但未超过总长度l，以避免在装置操作的期间，使高介电常数金属栅极120的电性短路。在一实施例，w”与w之间的差异小于约总长度l的60％。在其他实施例，(w”-w)/2小于约4nm。

之后，参阅第10a-10b图，方法300形成第二层间介电层130(在操作318)，形成开口(未示出)于第二层间介电层130(在操作318)内，并且在的后沉积导电材料于开口内，以形成接触部件134(在操作320)。开口可用与上述形成开口710相似的方式形成。在此所述的实施例，接触部件134的宽度d(例如，形成在第二层间介电层130内的开口)从栅极长度w偏移距离s，其指的是在图案化工艺期间发生了错位。在一些实施例，偏移距离s小于约总长度l的30％，且可形成在栅极电极124的上表面两侧的任一侧。然而，由于w”大于d及w的两者，因此尽管有错位s，接触部件134仍会与导电层126建立一低阻抗界面。如上所述，通过在操作316增加第一气体种类620(例如，wcl5及wf6)及/或第二气体种类622(例如，sih4及h2)所执行的循环的沉积时间，使导电层126可横向地延伸而与覆盖层140及/或栅极介电层122的上表面接触。

以下讨论装置100形成接触部件132(或134)的后的不同的实施例。可以了解的是，导电层126可包含任意一个或如下述第11a-11c、12a-12b及13a-13b图讨论的部件的组合。如图11c所示，图11c是图11a的部分400的放大图，导电层126设置成具有形成在栅极电极124的上表面(包括金属层150、152及154)上方，且具有高度h1的第一部分170，并具具有镶入在栅极电极124的上表面下，且具有深度h2的第二部分172。可控制h1的大小，使得导电层126的长度(其大抵上与第11a-11c图所示的栅极长度w相同)并未延伸至栅极介电层122的上表面上方，以避免高介电常数金属栅极120短路的可能性。另一方面，需要控制h2，以最小化导电层126对功函数金属层(例如，150、152及154)的影响。在一些实施例，h1介于约1nm至约3nm的范围间，而h2介于约0nm至约8nm的范围间。在h2>0nm的实施例，h1/h2的比例介于约0.1至约1.5的范围间。在其他实施例，总长度l介于约13nm至约28nm的范围间，而栅极高度h(图11a)介于约10nm至约35nm的范围间。

在一些实施例，如第11-11c及13a-13b图所示，导电层126与栅极电极124的金属层150、152及154自我对准，而且并未形成在栅极介电层122或覆盖层140上。在另一实施例，如第12a-12b图所示，至少一部分的导电层126延伸至接触位于栅极电极124(其具有长度w)上的一侧(图12a)或两侧(图12b)的栅极介电层122及/或覆盖层140的上表面。在一些实施例，形成在栅极介电层122及/或覆盖层140的上表面上的导电层126的部分具有长度w’，使得w+w’(图12a)和w+2xw’(图12b)并未超过总长度l，以避免高介电常数金属栅极120的短路。

在一些实施例，如第11a-11c和12a-12b图所示，导电层126设置成具有与金属栅极结构的上表面120平行，并且横跨金属层150、152及154的上表面及下表面。或者，如第13a-13b图所示，导电层126设置成具有相对于金属栅极结构的上表面120为倾斜的上表面和下表面，使得导电层126的第一部分170的中央的厚度大于外侧边缘的厚度。

在一些实施例，导电层126更设置成具有第三部分174(如图13a所示)，其选择性地穿透至金属层154内，但未穿透至金属层150或152内。或者，如图13b所示，导电层126设置成具有两个部分176及178，形成选择性地穿透至金属层152内，但未穿透至金属层150或154内。虽然附图示出具有圆椎形的成长轮廓，部分174、176及178可设置成具有其他几何轮廓。如此，t1是从导电层126的最高点(例如，部分170的最高点)到高介电常数金属栅极120的上表面的距离，而t2是导电层126的最低点(例如，部分174、176或178的最低点)到高介电常数金属栅极120的上表面的距离。与h1和h2相似，控制t1和t2的大小，以避免高介电常数金属栅极120的短路，并最小化导电层126对功函数金属层(例如，150、152及154)的影响。在一实施例，t1/t2的比例介于约0.1至约1.5的范围间。在一实施例，t1介于约1nm至约3nm的范围间，而t2介于约2nm至约8nm的范围间。

也可执行方法300的实施例形成三维、非平面的装置，例如图2所描述的鳍式场效晶体管装置200。在一些实施例，方法300提供半导体基底202及被隔离结构206隔离而形成的鳍片204。方法300进行至形成位于鳍片204和隔离部件206上方的虚置栅极结构(未示出)及栅极间隙物228。之后，方法300形成源极/漏极部件208于鳍片204上，之后沉积第一层间介电层210于隔离部件206和源极/漏极部件208上方。方法300之后使用高介电常数金属栅极结构220来取代虚置栅极结构。装置200的部件可包含与装置100相似的组成，并用相似的方法来制造。例如，与高介电常数金属栅极结构120相似，金属栅极结构220包含高介电常数栅极介电层222及栅极电极224，其可还包含多个导电材料层。金属栅极结构220可还包含额外的材料层(未示出)，例如界面层、覆盖层、扩散层、阻障层或上述组合。方法300更执行形成与装置100的导电层126相似的导电层226于高介电常数金属栅极结构220的上表面上方。之后，沉积与装置100的第二层间介电层130相似的第二层间介电层230于导电层226、部分的高介电常数金属栅极结构220和第一层间介电层210上方，并使用与形成接触部件132相似的方式形成接触部件232于第二层间介电层230内。

虽然并未限定，本发明实施例的一或多个实施例改善半导体装置及其形成方法。例如，本发明实施例提供设置于金属栅极结构与接触部件之间的导电层，以减低位于金属栅极结构与接触部件之间的界面，因存在于金属栅极结构内的一或多个功函数金属层所引起的高阻抗。此外，通过控制沉积的条件，导电层可选择性地形成在栅极电极上方，或不具选择性地形成在栅极电极和金属栅极结构的绝缘材料层两者的上方。后者的形态增加了接触部件与导电层之间的接触面积，有助于减轻形成接触部件时可能发生的错位的影响。

半导体装置100可被包含在微处理器、存储存储器，及/或其他的集成电路装置。在一些实施例，半导体装置100可为ic芯片、系统单芯片(systemonchip,soc)的一部分或上述的部分，其包含各种被动与主动微电子装置，例如电阻、电容、电感、二极管、金属氧化物半导体场效晶体管(mosfet)、cmos晶体管、双极性晶体管(bipolarjunctiontransistors,bjt)、横向扩散金属氧化物半导体(laterallydiffusedmos,ldmos)晶体管、高压晶体管、高频晶体管、其他适合的元件，或上述组合。额外的部件可以通过后续的工艺步骤而被添加至半导体装置100。例如，不同的垂直内连线部件，例如接触窗及/或导通孔；及/或水平的内连线部件，例如导线，以及多层内连线部件，例如金属层及层间介电层可以形成在基底102上，设置来连接半导体装置100的结构的不同部件。

因此，本发明实施例提供任意不同的实施例来形成半导体装置。在其中一方面，本发明实施例提供半导体结构。上述半导体结构包含金属栅极结构，金属栅极结构包含栅极介电层及栅极电极。上述半导体结构包含导电层，其形成于金属栅极结构的上表面上、部分的导电层中镶入在金属栅极结构的上表面下方。上述半导体结构包含接触部件，其设置于金属栅极结构的上表面上，接触部件与导电层的上表面直接接触。

在一些实施例，栅极介电层具有与栅极电极的上表面共平面的上表面，且导电层与栅极电极的上表面自我对准，但并未与栅极介电层的上表面自我对准。

在一些实施例，金属栅极结构还包含覆盖层，其具有与栅极电极的上表面共平面的上表面，导电层自我对准于栅极电极的上表面，但未自我对准于覆盖层的上表面。在一些实施例，覆盖层包含铪(hf)。

在一些实施例，导电层的上表面位于金属栅极结构的上表面上方，使得导电层的最高点与金属栅极结构的上表面之间的距离与导电层的最低点与金属栅极结构的上表面之间的距离的比例介于0.1与1.5之间。

在一些实施例，栅极电极包含两个不同的金属层，且导电层与两个金属层直接接触。在一些实施例，导电层选择性地穿透至两个不同的金属层中的两者之一。

在一些实施例，导电层包含金属的钨，而接触部件包含金属的钴。在一些实施例，导电层镶入位于金属栅极结构的上表面下方的部分包含界面层，其包含选自于钨与氮的至少一元素。在一些实施例，界面层还包含选自于钛、铝、钽、碳及硅至少一者。

在一些实施例，接触部件与导电层之间的界面的接触电阻低于接触部件与金属栅极结构之间的界面的接触电阻。

在其他方面，本发明实施例提供半导体结构。上述半导体结构包含金属栅极结构，此金属栅极结构包含u型栅极介电层及栅极电极，栅极电极包含至少一个u型金属层，一部分的导电层穿透栅极电极，使得导电层的量随穿透深度的增加而减少，且接触部件设置于金属栅极结构的上表面上，接触部件与导电层的上表面直接接触。

在一些实施例，栅极电极包含两个不同的金属层，且导电层中穿透栅极电极的部分选择性地穿透两个不同的金属层中的一个。

在一些实施例，导电层包含形成在金属栅极结构的上表面上方的部分，使得导电层的最高点与金属栅极结构的上表面之间的距离与导电层的最低点与金属栅极结构的上表面之间的距离之间的比例介于0.1与1.5之间。在一些实施例，栅极介电层具有与栅极电极共平面的上表面，且形成在金属栅极结构的上表面上方的部分横向延伸至接触栅极介电层的上表面。

在其他方面，本发明实施例提供半导体结构的形成方法。上述方法包含形成金属栅极结构，其包含栅极介电层及栅极电极，栅极介电层与栅极电极的上表面为共平面。上述方法包含通过使用大于一种的气体种类以循环沉积技术而选择性地沉积导电层于栅极电极的上表面上。上述方法包含通过使用一种气体种类以连续沉积技术形成接触部件于导电层上。在一些实施例，上述方法还包含在选择性地沉积导电层之前，对露出的栅极电极的上表面施予等离子体，施予带电的等离子体与选择性地沉积导电层在同一机台内执行。

在一些实施例，形成金属栅极结构还包含溅镀覆盖层于栅极介电层与栅极电极之间，其中覆盖层包含铪(hf)。

在一些实施例，导电层与接触部件两者包含金属的钨。在另一实施例，导电层包含金属的钨，并且接触部件包含金属的钴。

在一些实施例，栅极电极包含两个不同的金属层，其中导电层直接接触两个金属层的上表面。

在一些实施例，选择性地沉积导电层包含控制沉积的时间，使得导电层的部分横向延伸至接触栅极介电层的上表面。

以上叙述许多实施例的特征，使所属技术领域中技术人员能够清楚理解本公开的概念。所属技术领域中技术人员能够理解，其可利用本发明公开内容作为基础，以设计或变动其他工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中技术人员亦能够理解，不脱离本公开的构思和范围的等效构造可在不脱离本公开的构思和范围内作各种的变动、替代与润饰。