集成电路及其形成方法与流程

本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路及其形成方法。

背景技术：

在过去的几十年中，集成电路(ic)制造工业已经经历了指数型增长。随着ic的演化，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可产生的最小组件)已经减小。ic的发展中的一些进步包括嵌入式存储技术和高k金属栅极(hkmg)技术。嵌入式存储技术是将存储器件与逻辑器件集成在同一半导体芯片上，从而使得存储器件支持逻辑器件的操作。高k金属栅极(hkmg)技术是使用金属栅电极和高k栅极介电层制造半导体器件。

技术实现要素：

根据本发明的一个方面，提供了一种用于形成集成电路(ic)的方法，所述方法包括：形成将衬底的存储区域与所述衬底的逻辑区域分隔开的隔离结构；形成覆盖所述存储区域、所述逻辑区域和所述隔离结构的多层膜；对所述多层膜实施第一蚀刻以在所述存储区域上形成存储单元结构并且从所述隔离结构的部分处去除所述多层膜；形成覆盖所述存储单元结构、位于所述逻辑区域上的所述多层膜的剩余部分和所述隔离结构的覆盖层；对所述覆盖层实施第二蚀刻以从所述逻辑区域处去除所述覆盖层，其中，所述第二蚀刻在所述隔离结构的部分上形成逻辑侧壁，并且，所述逻辑侧壁朝向所述逻辑区域向下倾斜；以及在所述覆盖层存在的情况下，在所述逻辑区域上形成逻辑器件结构。

根据本发明的另一个方面，提供了一种集成电路(ic)，包括：衬底，包括逻辑区域和存储区域；存储单元，位于所述存储区域上；逻辑器件，位于所述逻辑区域上；隔离结构，凹进至所述衬底的顶面内并且包括电介质，其中，所述隔离结构分隔开所述存储区域和所述逻辑区域，并且，所述隔离结构具有面向所述存储单元并且朝向所述存储单元向下倾斜的存储器侧壁；以及伪结构，位于所述隔离结构上，其中，所述伪结构邻接所述存储器侧壁，并且，所述伪结构和所述隔离结构限定面向所述逻辑器件并且朝向所述逻辑器件向下倾斜的逻辑侧壁。

根据本发明的又一个方面，提供了一种用于形成集成电路(ic)的方法，所述方法包括：使衬底的存储区域相对于所述衬底的逻辑区域凹进；形成将所述存储区域与所述逻辑区域分隔开的隔离结构；对所述隔离结构实施第一蚀刻以形成面向所述存储区域并且朝向所述存储区域向下倾斜的存储器侧壁；在所述存储区域上形成存储单元结构；形成覆盖所述存储单元结构、所述逻辑区域和所述隔离结构的覆盖层；对所述覆盖层实施第二蚀刻以从所述逻辑区域处去除所述覆盖层，其中，所述第二蚀刻形成逻辑侧壁，并且，所述逻辑侧壁朝向所述逻辑区域向下倾斜；在所述覆盖层存在的情况下，在所述逻辑区域上形成逻辑器件结构；以及对所述覆盖层实施第三蚀刻以从所述存储区域和所述存储器侧壁处去除所述覆盖层，同时留下所述覆盖层的位于所述隔离结构上的伪段，其中，所述伪段限定所述逻辑侧壁。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1a和图1b示出了包括分隔开存储单元和逻辑器件的边界结构的集成电路(ic)的一些实施例的各个截面图，其中，边界结构具有锥形的面向逻辑器件的侧壁。

图2a和图2b示出了图1a和图1b的ic的各个更详细的实施例的截面图。

图3示出了图1a和图1b的ic的一些实施例的顶部布局视图。

图4至图39示出了用于形成包括分隔开存储单元和逻辑器件的边界结构的ic的方法的一些实施例的一系列截面图，其中，边界结构具有锥形的面向逻辑器件的侧壁。

图40示出了图4至图39的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。甚至更多地，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，并且因此可以在各个实施例中互换。例如，虽然在一些实施例中元件(例如，开口)可以称为“第一”元件，但是在其它实施例中该元件可以称为“第二”元件。

根据用于制造集成电路(ic)的一些方法，在半导体衬底中形成边界隔离结构，从而分隔开存储器半导体区域和逻辑半导体区域。在存储器半导体区域上形成存储单元结构。形成覆盖存储单元结构并且部分地限定位于边界隔离结构上面的面向逻辑器件的侧壁的存储器覆盖层。在存储器覆盖层、面向逻辑器件的侧壁和逻辑半导体区域上形成多层逻辑膜。多层逻辑膜包括高k介电层和伪栅极层。图案化多层逻辑膜以在逻辑半导体区域上形成逻辑器件结构，并且从存储单元结构去除存储器覆盖层。对存储单元结构和逻辑器件结构实施平坦化以暴露存储单元和逻辑器件结构的伪栅极。用金属栅电极替换暴露的伪栅极。

这些方法的挑战在于，多层逻辑膜的图案化可能无法从面向逻辑器件的侧壁完全去除高k栅极电介质。即，面向逻辑器件的侧壁是垂直的，从而使得高k栅极介电层具有沿着面向逻辑器件的侧壁的整个高度延伸的垂直段。此外，通过垂直蚀刻实施图案化，从而使得垂直蚀刻必须蚀刻穿过沿着面向逻辑器件的侧壁的整个高度的垂直段，以完全去除垂直段。然而，面向逻辑器件的侧壁的高度倾向于大于高k栅极介电层的厚度，由此垂直蚀刻不能持续足够长的时间以完全去除垂直段。此外，就垂直蚀刻持续足够长以完全去除垂直段的程度而言，高k栅极介电层下面的结构将受到损坏。此外，面向逻辑器件的侧壁由具有不同蚀刻速率的多种材料限定，从而使得在面向逻辑器件的侧壁的形成和多层逻辑膜的图案化之间，可以在面向逻辑器件的侧壁中形成横向凹槽。这些凹槽捕获高k栅极介电层的材料，并且难以从面向逻辑器件的侧壁完全去除高k栅极介电层。

在面向逻辑器件的侧壁上的剩余的高k介电材料可以扩散或以其它方式移动至半导体衬底中，从而改变半导体衬底上的半导体器件的掺杂分布。掺杂分布的改变可以进而使半导体衬底上的半导体器件不可操作和/或不适合它们预期的目的。此外，剩余的高k介电材料可能污染用于形成ic的工艺工具，并且使用受污染的工艺工具形成的其它ic可能以与上述相同的方式受到不利影响。

本申请的各个实施例针对用于形成ic的方法，该ic包括分隔开存储单元和逻辑器件的边界结构，其中，该边界结构具有锥形的面向逻辑器件的侧壁。在一些实施例中，隔离结构形成在半导体衬底上。隔离结构将半导体衬底的存储器半导体区域与半导体衬底的逻辑半导体区域分隔开。存储单元结构形成在存储器半导体区域上。存储器覆盖层形成为覆盖存储单元结构和逻辑半导体区域。对存储器覆盖层实施第一蚀刻以从逻辑半导体区域而不是存储器半导体区域去除存储器覆盖层。第一蚀刻限定了隔离结构上的面向逻辑器件的侧壁，并且面向逻辑器件的侧壁朝向逻辑半导体区域向下倾斜。在存储器覆盖层位于适当位置的情况下，在逻辑半导体区域上形成逻辑器件结构。逻辑器件结构包括高k逻辑栅极介电层和位于高k逻辑栅极介电层上面的逻辑栅极。对存储器覆盖层实施第二蚀刻以从存储器半导体去除存储器覆盖层，同时留下存储器覆盖层的限定面向逻辑器件的侧壁的伪段。

通过形成具有倾斜轮廓的面向逻辑器件的侧壁，可以从面向逻辑器件的侧壁处完全去除高k介电材料，同时将沉积的高k介电材料图案化成高k逻辑栅极介电层。例如，倾斜的轮廓增加了蚀刻剂沿着其可能与面向逻辑器件的侧壁上的高k介电材料相互作用的表面积，从而允许从面向逻辑器件的侧壁完全去除高k介电材料。这进而增加了批量制造良率和形成在半导体衬底上的半导体器件的可靠性。即，任何残留的高k材料都可以扩散至半导体衬底内，并且可以改变半导体衬底的掺杂分布，由此可以改变半导体衬底上的半导体器件的工作参数和/或使半导体器件不可操作。这进而减小了批量制造良率和/或减小器件可靠性。此外，残留的高k材料可能污染用于形成ic的工艺工具，从而如上所述污染其它ic。

参照图1a，提供了包括分隔开存储单元104和逻辑器件106的边界结构102的ic的一些实施例的截面图100a。边界结构102位于ic的ic边界区域b处的半导体衬底108上面。边界结构102包括边界隔离结构110、伪存储器结构112和伪逻辑结构114。半导体衬底108可以是或包括例如块状硅衬底、iii-v族衬底、绝缘体上硅(soi)衬底或一些其它合适的半导体衬底。

边界隔离结构110延伸至半导体衬底108的顶部内并且包括凸部110h。凸部110h沿着边界隔离结构110的顶部，并且相较于逻辑器件106更靠近存储单元104。此外，凸部110h部分或全部地限定了面向存储器(memory-facing)的边界侧壁102m并且部分或全部地限定了面向逻辑器件的边界侧壁102l。面向存储器边界侧壁102m面向存储单元104并且从凸部110h的顶部朝向存储单元104向下倾斜。面向逻辑器件的边界侧壁102l面向逻辑器件106并且从凸部110h的顶部朝向逻辑器件106向下倾斜。在一些实施例中，面向存储器边界侧壁102m比面向逻辑器件的边界侧壁102l倾斜更浅的角度。在一些实施例中，面向存储器边界侧壁102m和/或面向逻辑器件的边界侧壁102l每个均从顶部至底部是平滑的。在一些实施例中，面向存储器边界侧壁102m和/或面向逻辑器件的边界侧壁102l每个均是从顶部至底部连续的弧。在一些实施例中，面向存储器边界侧壁102m和/或面向逻辑器件的边界侧壁102l每个均从顶部至底部具有线形轮廓。边界隔离结构110可以是或包括例如浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构或一些其它合适的隔离结构。

伪存储器结构112位于凸部110h上面，并且在一些实施例中，部分地限定面向逻辑器件的边界侧壁102l。伪存储器结构112包括下伪存储器层112l和上伪存储器层112u。上伪存储器层112u位于下伪存储器层112l上面，并且可以是或包括例如氧化硅、氮化硅、氮氧化硅、碳化硅、一些其它合适的电介质、多晶硅、铝铜、钽、一些其它合适的金属或金属合金、氮化钽、氮化钛、一些其它合适的金属氮化物、一些其它合适的材料或上述的任何组合。下伪存储器层112l是与上伪存储器层112u不同的材料，并且可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，下伪存储器层112l是或包括氧化硅或一些其它合适的电介质，并且上伪存储器层112u是或包括多晶硅或一些其它合适的材料。

伪逻辑结构114位于边界隔离结构110上面，且位于伪存储器结构112和逻辑器件106之间。伪逻辑结构114包括下伪逻辑层114l和上伪逻辑层114u。上伪逻辑层114u位于下伪逻辑层114l上面，并且可以是或包括例如多晶硅、氮化硅、氮氧化硅、碳化硅、一些其它合适的伪材料或上述的任何组合。下伪逻辑层114l是与上伪逻辑层114u不同的材料，并且可以是或包括例如氧化硅、高k电介质、一些其它合适的电介质或上述的任何组合。在一些实施例中，下伪逻辑层114l是或包括高k电介质或一些其它合适的电介质，并且上伪逻辑层114u是或包括多晶硅或一些其它合适的材料。

如下所示，伪存储器结构112和伪逻辑结构114可以减少一些金属栅极替换工艺期间的凹陷和/或侵蚀。例如，一些金属栅极替换工艺可以分别对ic的ic存储区域m和ic的ic逻辑区域l处的存储单元结构和逻辑单元结构实施化学机械抛光(cmp)以暴露这些结构的伪栅极。在没有伪存储器结构112和/或伪逻辑结构114的情况下，cmp可以相对于ic存储区域m和ic逻辑区域l更快速地平坦化ic边界区域b，由此引起ic存储区域m和ic逻辑区域l的凹陷和材料的不均匀去除。这种不均匀去除导致不均匀的存储单元和/或不均匀的逻辑器件，这可能不利地影响批量制造良率。

存储单元104位于ic存储区域m处的半导体衬底108上面，并且可以是例如限定存储单元阵列的许多存储单元中的一个。存储单元104可以是或包括例如铁电随机存取存储器(feram)单元、可擦除可编程只读存储器(eprom)隧道氧化物(etox)存储单元或一些其它合适的存储单元。在一些实施例中，存储单元104的存储高度hm介于约1000至4500埃、约1000至2500埃、约2500至4500埃或约2000至3000埃之间。然而，用于存储高度hm的其它值是可接受的。存储单元104包括一对存储器源极/漏极区域116、选择性导电存储器沟道118、数据存储元件120和存储器栅电极122。存储器源极/漏极区域116是半导体衬底108的掺杂区域，并且位于半导体衬底108的块状半导体区域108b上面。此外，存储器源极/漏极区域116由选择性导电存储器沟道118横向间隔开。在一些实施例中，选择性导电存储器沟道118位于块状半导体区域108b中，并且块状半导体区域108b具有与存储器源极/漏极区域116相反的掺杂类型。例如，存储器源极/漏极区域116可以是n型，并且块状半导体区域108b可以是p型，反之亦然。

数据存储元件120和存储器栅电极122堆叠在选择性导电存储器沟道118上，从而使得存储器栅电极122位于数据存储元件120上面。此外，数据存储元件120和存储器栅电极122横向夹在存储器源极/漏极区域116之间。数据存储元件120被配置为在第一数据状态和第二数据状态之间可逆地改变，以存储数据位。在存储单元104是feram单元的实施例中，数据存储元件120可以是或包括例如硅掺杂的氧化铪、锆钛酸铅(pzt)或一些其它合适的铁电材料。存储器栅电极122可以是或包括例如掺杂的多晶硅、金属、一些其它合适的导电材料或上述的任何组合。

在存储器源极/漏极区域116是n型的一些实施例中，存储器栅电极122是n型多晶硅、具有n型功函的金属或具有n型功函的一些其它合适的导电材料。如本文使用的，n型功函可以例如是：1)与n型多晶硅差值在约0.1ev、0.2ev或0.4ev的内的功函；2)小于约4.0ev、4.2ev或4.4ev的功函；3)介于约3.5至4.4ev、4.0至4.4ev或3.8至4.5ev之间的功函；4)其它合适的n型功函；或5)上述的任何组合。如本文使用的，具有n型功函的金属可以是或包括例如铪、锆、钛、钽、铝、一些其它合适的n型功函金属或上述的任何组合。在存储器源极/漏极区域116是p型的一些实施例中，存储器栅电极122是p型多晶硅、具有p型功函的金属或具有p型功函的一些其它合适的导电材料。如本文使用的，p型功函可以例如是：1)与p型多晶硅的功函差值在约0.1ev、0.2ev或0.4ev的功函；2)大于约4.8ev、5.0ev或5.2ev的功函；3)介于约4.8至5.2ev、5.0至5.4ev或4.6至5.6ev的功函；4)其它合适的p型功函；或5)上述的任何组合。如本文使用的，具有p型功函的金属可以是例如钌、钯、铂、钴、镍、氮化钛铝、碳氮化钨、一些其它合适的p型功函金属或上述的任何组合。

存储器隔离结构124延伸至半导体衬底108的顶部内，以将存储单元104与周围结构电和物理地分隔开。在一些实施例中，存储器隔离结构124包括一对存储器隔离段。存储器隔离段分别位于存储单元104的相对侧上，从而使得存储单元104夹在存储器隔离段之间。存储器隔离结构124可以是或包括例如sti结构、dti结构或一些其它合适的隔离结构。

逻辑器件106位于ic逻辑区域l处的半导体衬底108上面，并且可以是或包括例如金属氧化物半导体(mos)晶体管、绝缘栅极场效应晶体管(igfet)或一些其它合适的逻辑器件。此外，逻辑器件106具有小于存储高度hm的逻辑高度hl。逻辑高度hl可以例如介于约500至3500埃、约500至2000埃、约2000至3500埃或约2000至2400埃之间。然而，用于逻辑高度hl的其它值是可接受的。逻辑器件106包括一对逻辑源极/漏极区域126、选择性导电逻辑沟道128、逻辑栅极介电层130和逻辑栅电极132。逻辑源极/漏极区域126是半导体衬底108的掺杂区域并且位于块状半导体区域108b上面。此外，逻辑源极/漏极区域126由选择性导电逻辑沟道128横向间隔开。在一些实施例中，选择性导电逻辑沟道128位于块状半导体区域108b中，并且块状半导体区域108b具有与逻辑源极/漏极区域126相反的掺杂类型。例如，逻辑源极/漏极区域126可以是p型，而块状半导体区域108b可以是n型，反之亦然。

逻辑栅极介电层130和逻辑栅电极132堆叠在选择性导电逻辑沟道128上，从而使得逻辑栅电极132位于逻辑栅极介电层130上面。此外，逻辑栅极介电层130和逻辑栅电极132横向夹在逻辑源极/漏极区域126之间。逻辑栅极介电层130可以是或包括例如氧化铪、氧化铝、硅酸锆、硅酸铪、氧化锆、一些其它合适的高k电介质、氧化硅、一些其它合适的电介质或上述的任何组合。逻辑栅电极132可以是或包括例如掺杂的多晶硅、金属、一些其它合适的导电材料或上述的任何组合。在逻辑源极/漏极区域126是n型的一些实施例中，逻辑栅电极132是n型多晶硅、具有n型功函的金属或具有n型功函的一些其它合适的导电材料。在逻辑源极/漏极区域126是p型的一些实施例中，逻辑栅电极132是p型多晶硅、具有p型功函的金属或具有p型功函的一些其它合适的导电材料。在逻辑栅电极132是金属(例如，p型或n型金属)的一些实施例中，逻辑栅极介电层130是或包括高k介电材料或一些其它合适的电介质。

通过形成具有倾斜和平滑轮廓的面向逻辑器件的边界侧壁102l，被沉积为形成逻辑栅极介电层130的介电材料可以从面向逻辑器件的边界侧壁102l完全去除，同时将沉积的介电材料图案化成逻辑栅极介电层130。在沉积的介电材料是或包括高k介电材料的情况下，未能从逻辑栅极介电层130完全去除高k介电材料可能引起问题。即，残留在面向逻辑器件的边界侧壁102l上的高k介电材料可以扩散或以其它方式移动至半导体衬底108中，从而改变半导体衬底108上的半导体器件的掺杂分布。掺杂分布的改变可以进而导致半导体器件的工作参数的改变和/或使半导体器件不可操作。此外，残留的高k介电材料可能污染用于形成ic的工艺工具，并且可能以与上述相同的方式对使用受污染的工艺工具形成的其它ic产生不利影响。因此，通过从面向逻辑器件的边界侧壁102l完全去除残留的高k介电材料，半导体器件的掺杂分布没有由于残留的高k介电材料而改变和/或工艺工具没有由残留的高k介电材料污染。这可以进而使得批量制造良率高。

在一些实施例中，半导体衬底108在ic存储区域m处的第一顶面部分比半导体衬底108在逻辑区域l处的第二顶面部分向下凹进距离d。如下所示，凹进可以促进更均匀的cmp负载并且可以增加一些金属栅极替换工艺期间的批量制造良率。例如，一些金属栅极替换工艺可以对ic存储区域m和ic逻辑区域l处的存储单元结构和逻辑单元结构分别实施cmp以暴露这些结构的伪栅极。由于存储单元结构具有比逻辑器件结构更高的高度(即，hm>hl)，因此在没有凹进的情况下，存储单元结构的顶面可以基本高于逻辑器件结构的顶面。因此，相对于ic逻辑区域l，cmp负载在ic存储区域m处可能更高，并且可能引起cmp倾斜。倾斜的cmp进而导致存储单元和逻辑器件结构的不均匀平坦化，这导致存储单元和逻辑器件具有不均匀的工作参数。不均匀的工作参数可能进而导致批量制造良率低和/或半导体器件不适合它们预期的目的。此外，由于存储单元结构和逻辑器件结构之间的高度差，在暴露逻辑器件结构的伪栅极之前，存储单元结构可能基本被cmp消耗。这进而可能破坏存储单元结构并且导致批量制造良率低。因此，半导体衬底108的凹进可以提高批量制造良率。

在一些实施例中，凹进的距离d选择为存储高度hm和逻辑高度hl之间的差，因此存储单元104和逻辑器件106的相应的顶面大致齐平。如上所述，这可以提高cmp负载，同时形成图1a的ic。距离d可以例如为约1至100纳米、约1至30纳米、约30至65纳米、约65至100纳米、约25至35纳米或一些其它合适的凹进范围。

逻辑隔离结构134延伸至半导体衬底108的顶部内，以将逻辑器件106与周围结构电和物理地分隔开。在一些实施例中，逻辑隔离结构134包括一对逻辑隔离段。逻辑段分别位于逻辑器件106的相对侧上，从而使得逻辑器件106夹在逻辑隔离段之间。逻辑隔离结构134可以是或包括例如sti结构、dti结构或一些其它合适的隔离结构。

互连结构136覆盖边界结构102、存储单元104和逻辑器件106。互连结构136包括互连介电层138、多条布线140和多个接触通孔142。为了便于说明，仅一些布线140标记为140，并且仅一些接触通孔142标记为142。布线140和接触通孔142堆叠在互连介电层138中，并且接触通孔142从布线140延伸至存储器源极/漏极区域116和逻辑源极/漏极区域126。互连介电层138可以是或包括例如二氧化硅、低k电介质、氮化硅、一些其它合适的电介质或上述的任何组合。如本文使用的，低k电介质可以是例如介电常数k小于约3.9、3、2或1的电介质。布线140和接触通孔142可以是或包括例如铜、铝铜、铝、钨、一些其它合适的金属或上述的任何组合。

参照图1b，提供了图1a的边界结构102的放大截面图100b。如图所示，面向逻辑器件的边界侧壁102l倾斜角度θ。如果角度θ太小(例如，小于约15度或一些其它值)，则伪存储宽度wdm可能较大，由此ic边界区域b可能较大并且芯片区可能被浪费。如果角度θ太大(例如，大于约75度或一些其它值)，则在图1a的ic的形成期间，高k介电材料可能不能有效地从面向逻辑器件的边界侧壁102l去除。如上所述，在形成逻辑器件106之后保留在面向逻辑器件的边界侧壁102l上的高k介电材料可能改变半导体衬底108中的掺杂分布，由此可以使半导体衬底108上的半导体器件不可操作和/或不适合它们预期的目的。此外，剩余的高k介电材料可能污染用于形成图1a的ic的工艺工具，并且使用受污染的工艺工具形成的其它ic可能受到不利影响。角度θ可以例如介于约15至75度、约15至40度、约40至75度或一些其它合适的范围之间。然而，用于角度θ的其它值是可接受的。

在一些实施例中，角度θ通过反复试验确定。例如，对于面向逻辑器件的边界侧壁102l，使用不同角度θ形成图1a的ic，并且使用成像(imaging)来评估哪些角度θ使得从面向逻辑器件的边界侧壁102l有效地去除高k介电材料。例如，可以使用扫描电子显微镜(sem)、透射电子显微镜(tem)或一些其它合适的显微镜或成像器件来实施成像。

同样由图1b的放大截面图100b示出的，伪存储器结构112具有伪高度hd和伪存储宽度wdm。伪高度hd可以例如介于约1000至1800埃、约1000至1400埃、约1400至1800埃或约1200至1400埃之间。伪存储宽度wdm可以例如介于约1000至10000埃、约1000至5000埃或约5000至10000埃之间。然而，用于伪高度hd和/或伪存储宽度wdm的其它值是可接受的。

在一些实施例中，伪存储器结构112具有从边界隔离结构110的第一边缘横向偏移距离x的侧壁。距离x可以例如为约0.5至3.0微米、约0.5至1.75微米、约1.75至3.0微米或一些其它值或值的范围。在一些实施例中，面向逻辑器件的边界侧壁102l朝向伪逻辑结构114向下倾斜并且在距离边界隔离结构110的第二边缘距离y处终止，其中，第二边缘位于边界隔离结构110的与边界隔离结构110的第一边缘相对的侧上。距离y可以例如为约0.5至4.0微米、约0.5至2.25微米、约2.25至4.0微米或一些其它值或值的范围。在一些实施例中，伪存储器结构112的侧壁与面向逻辑器件的边界侧壁102l的端部分隔开距离z。距离z可以例如为约0.1至3.0微米、约0.1至1.5微米、约1.5至3.0微米或一些其它值或值的范围。在一些实施例中，边界隔离结构110的宽度等于距离x、y、z(例如，x+y+z)的总和，和/或距离x、y、z的总和介于约1至10微米、约1至5.5微米、约5.5至10微米或一些其它值或值的范围。

如果距离x、y、z的总和太大，则可能浪费芯片面积。如果距离x、y、z的总和太小，则伪存储器结构112和/或伪逻辑结构114可能太小而不能有效地减少一些金属栅极替换工艺期间的凹陷和/或侵蚀。例如，一些金属栅极替换工艺可以分别对ic的ic存储区域m(见图1a)和ic的ic逻辑区域l(见图1a)处的存储单元结构和逻辑单元结构实施cmp以暴露这些结构的伪栅极。如果伪存储器结构112和/或伪逻辑结构114太小，则cmp可以相对于ic存储区域m和ic逻辑区域l更快速地平坦化ic边界区域b，由此导致ic存储区域m和ic逻辑区域l的凹陷和材料的不均匀去除。在一些实施例中，距离x、y、z通过反复试验确定。例如，对于距离x、y、z，使用不同的值形成图1a的ic，并且使用成像来评估伪存储器结构112和/或伪逻辑结构114是否有效地减少金属替换栅极工艺期间的凹陷和/或侵蚀。例如，可以使用sem、tem或一些其它合适的显微镜或成像器件来实施成像。

伪逻辑结构114具有伪逻辑宽度wdl。伪逻辑宽度wdl可以例如介于约1000至10000埃、约1000至5000埃或约5000至10000埃之间。然而，用于伪逻辑宽度wdl的其它值是可接受的。此外，伪逻辑结构114具有伪逻辑高度hdl。伪逻辑高度hdl可以例如在逻辑高度hl(见图1a)的约10至300埃内、逻辑高度hl的约10至150埃内或逻辑高度hl的约150至300埃内。然而，用于伪逻辑高度hdl的其它值是可接受的。

参照图2a，提供了图1a和图1b的ic的一些更详细的实施例的截面图200a，其中，ic包括一些附加部件(下文讨论的)。此外，需要修改最初来自图1a和图1b的部件(例如，几何形状、位置等的改变)以容纳附加部件。例如，存储器源极/漏极区域116可以与存储器栅电极122横向间隔开以容纳存储器源极/漏极延伸部116e。

如图所示，数据覆盖元件202位于数据存储元件120上面，且位于数据存储元件120和存储器栅电极122之间。数据覆盖元件202是导电的，并且在一些实施例中是用于存储器栅电极122的材料的扩散阻挡。例如，数据覆盖元件202可以防止存储器栅电极122的金属扩散至数据存储元件120中。在这些实施例的一些中，数据覆盖元件202可以是或包括例如氮化钛、氮化钽、一些其它合适的扩散阻挡材料或上述的任何组合。在数据存储元件120包括氧的一些实施例中，数据覆盖元件202对氧具有低反应性。这种低反应性可以例如是取决于约5至10电子伏特(ev)能量、约5至7ev能量、约7至10ev能量、大于约5ev能量以与氧反应或指示低反应性的一些其它量的能量的反应性。在这些实施例的一些中，数据覆盖元件202可以是或包括例如氮化钛、氮化钽、铂、铱、钨、具有低氧反应性的一些其它合适的材料或上述的任何组合。

界面层204位于数据存储元件120下面，且位于半导体衬底108和数据存储元件120之间。在一些实施例中，界面层204增加数据存储元件120与半导体衬底108的粘合。在一些实施例中，界面层204帮助形成数据存储元件120。在一些实施例中，界面层204将数据存储元件120与半导体衬底108电绝缘。界面层204可以是或包括例如氧化硅、氮氧化硅、非铁电高k电介质、一些其它合适的电介质或上述的任何组合。

存储器阱206位于存储单元104下面，且位于存储器源极/漏极区域116和块状半导体区域108b之间。存储器阱206是半导体衬底108的掺杂区域，并且具有与存储器源极/漏极区域116相反的掺杂类型。此外，一对存储器源极/漏极延伸部116e位于存储器阱206上面，且横向位于存储器源极/漏极区域116之间。存储器源极/漏极延伸部116e分别邻接存储器源极/漏极区域116，并且选择性导电存储器沟道118从存储器源极/漏极延伸部116e中的一个延伸至存储器源极/漏极延伸部116e中的另一个。存储器源极/漏极延伸部116e是半导体衬底108的掺杂区域，并且具有与存储器源极/漏极区域116相同的掺杂类型，但是更低的掺杂浓度。

存储器侧壁间隔件208位于ic存储区域m处的半导体衬底108上面，并且包括一对存储器侧壁间隔件段。存储器侧壁间隔件段分别邻接存储器栅电极122的相对侧壁并且每个均位于存储器栅电极122和单独的一个存储器源极/漏极区域116之间。存储器侧壁间隔件208可以是或包括例如氮化硅、氮氧化硅、氧化硅、一些其它合适的电介质或上述的任何组合。

逻辑介电层210位于逻辑栅极介电层130下面，且位于半导体衬底108和逻辑栅极介电层130之间。在一些实施例中，逻辑介电层210可以是或包括例如氧化硅、氮氧化硅、一些其它合适的电介质或上述的任何组合。

逻辑阱212位于逻辑器件106下面，且位于逻辑源极/漏极区域126和块状半导体区域108b之间。逻辑阱212是半导体衬底108的掺杂区域，并且具有与逻辑源极/漏极区域126相反的掺杂类型。在一些实施例中，逻辑阱212邻接逻辑隔离结构134。在其它实施例中，逻辑阱212与逻辑隔离结构134间隔开。此外，一对逻辑源极/漏极延伸部126e位于逻辑阱212上面，且横向位于逻辑源极/漏极区域126之间。逻辑源极/漏极延伸部126e分别邻接逻辑源极/漏极区域126，并且选择性导电逻辑沟道128从逻辑源极/漏极延伸部126e中的一个延伸至逻辑源极/漏极延伸部126e中的另一个。逻辑源极/漏极延伸部126e是半导体衬底108的掺杂区域，并且具有与逻辑源极/漏极区域126相同的掺杂类型，但是更低的掺杂浓度。

逻辑侧壁间隔件214分别在ic逻辑区域l和ic边界区域b处位于半导体衬底108的上面。逻辑侧壁间隔件214包括第一对逻辑侧壁间隔件段和第二对逻辑侧壁间隔件段。第一对的逻辑侧壁间隔件段分别邻接逻辑栅电极132的相对侧壁并且每个均位于逻辑栅电极132和单独的一个逻辑源极/漏极区域126之间。第二对的逻辑侧壁间隔件段分别邻接伪逻辑结构114的相对侧壁。逻辑侧壁间隔件214可以是或包括例如氮化硅、氮氧化硅、氧化硅、一些其它合适的电介质或上述的任何组合。

附加侧壁间隔件216分别邻接存储器侧壁间隔件208和逻辑侧壁间隔件214。附加侧壁间隔件216包括ic存储区域m处的第一对附加侧壁间隔件段，ic逻辑区域l处的第二对附加侧壁间隔件段以及ic边界区域b处的第三对附加侧壁间隔件段。第一对的附加侧壁间隔件段分别位于存储器源极/漏极延伸部116e上面。第二对的附加侧壁间隔件段分别位于逻辑源极/漏极延伸部126e上面。第三对的附加侧壁间隔件邻接伪逻辑结构114。附加侧壁间隔件216可以是或包括例如氮化硅、氮氧化硅、氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。

硅化物焊盘218覆盖存储器源极/漏极区域116和逻辑源极/漏极区域126，并且接触蚀刻停止层220覆盖硅化物焊盘218。此外，接触蚀刻停止层220覆盖存储单元104、逻辑器件106、伪存储器结构112和伪逻辑结构114之间的半导体衬底108、边界隔离结构110、存储器隔离结构124以及逻辑隔离结构134。硅化物焊盘218提供接触通孔142以及存储器源极/漏极区域116和逻辑源极/漏极区域126之间的欧姆连接。硅化物焊盘218可以是或包括例如硅化镍、硅化钨、硅化钛、硅化钴、一些其它合适的硅化物或上述的任何组合。接触蚀刻停止层220在形成接触通孔142时提供蚀刻停止，并且可以是或包括例如氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。

互连介电层138包括彼此堆叠的第一层间介电(ild)层138a、第二ild层138b和金属间介电(imd)层138c。第一ild层138a位于存储单元104、逻辑器件106、伪存储器结构112和伪逻辑结构114之间。此外，第一ild层138a的顶面与存储单元104、逻辑器件106、伪存储器结构112和伪逻辑结构114的相应的顶面大致齐平。第二ild层138b位于第一ild层138a上面，并且imd层138c位于第二ild层138b上面。布线140位于第一ild层138a和第二ild层138b上面并且布线140由imd层138c横向围绕。接触通孔142从布线140延伸穿过第一ild层138a和第二ild层138b至硅化物焊盘218。第一ild层138a和第二ild层138b以及imd层138c可以是或包括例如二氧化硅、低k电介质、氮化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，第一ild层138a和第二ild层138b是相同的材料，而imd层138c是不同的材料。

参照图2b，提供了图2a的ic的一些可选实施例的截面图200b，其中，圆化面向逻辑器件的边界侧壁102l的底部。通过圆化面向逻辑器件的边界侧壁102l的底部，面向逻辑器件的边界侧壁102l逐渐过渡至边界隔离结构110的基本水平的上表面。这可以例如促进更高效地去除面向逻辑器件的边界侧壁102l上的高k介电材料，因为圆化增加了用于去除高k介电材料的蚀刻剂沿着其可以与高k介电材料相互作用的表面积。

参照图3，提供了图1a、图1b、图2a和图2b中的任何一个的ic的一些实施例的顶部布局图300。图1a、图1b、图2a和图2b可以例如沿着图3中的线a截取。如图所示，ic边界区域b沿着ic存储区域m的边界以闭合路径横向延伸，以完全包围ic存储区域m并且将ic存储区域m与ic逻辑区域l分隔开。此外，ic逻辑区域l沿着ic边界区域b的边界以封闭路径横向延伸，以完全包围ic边界区域b。例如，ic边界区域b和/或ic逻辑区域l每个均可以具有圆环形、正方形环形、矩形环形或一些其它合适的闭合路径形状的顶部布局。

在ic存储区域m中，多个存储单元104以行和列布置。为了便于说明，仅多个存储单元104中的一些标记为104。在一些实施例中，图2a和图2b的存储器阱206(未示出)位于存储单元104下面。在ic边界区域b中，伪存储器结构112沿着ic存储区域m的边界在闭合路径中横向延伸，以完全包围存储区域m。此外，伪逻辑结构114沿着伪存储器结构112的边界以闭合路径横向延伸，以完全包围伪存储器结构112。此外，边界隔离结构110(以虚线示出)也沿着ic存储区域m的边界以闭合路径横向延伸，以完全包围存储区域m。在ic逻辑区域l中，多个逻辑器件106沿着ic边界区域b的边界间隔开。为了便于说明，仅多个逻辑器件106中的一些标记为106。多个逻辑器件106可以例如以环形图案沿着ic边界区域b的边界间隔开。环形图案可以是圆环形、方形环形、矩形环形或一些其它适合的环形图案。

现在参照图4至图39，提供了用于形成包括分隔开存储单元和逻辑器件的边界结构的ic的方法的一些实施例的一系列截面图400至3900。该ic可以例如是图1a、图1b、图2a或图2b中的任一个的ic。

如图4的截面图400示出的，在ic存储区域m、ic边界区域b和ic逻辑区域l处的半导体衬底108上形成堆叠的第一下衬垫层402、第一上衬垫层404和保护层406。半导体衬底108可以是或包括例如块状硅衬底、iii-v族衬底、soi衬底或一些其它合适的半导体衬底。第一下衬垫层402和保护层406是电介质，并且可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。第一上衬垫层404是电介质并且可以是或包括例如氮化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，第一下衬垫层402和保护层406是相同的材料，并且第一上衬垫层404是不同的材料。例如，第一下衬垫层402和保护层406可以是或包括氧化硅或一些其它合适的电介质，而第一上衬垫层404可以是或包括氮化硅或一些其它合适的电介质。可以通过例如化学汽相沉积(cvd)、物理汽相沉积(pvd)、热氧化、原子层沉积(ald)、一些其它合适的氧化或沉积工艺或上述的任何组合来形成第一下衬垫层402、第一上衬垫层404和保护层406。

如图5的截面图500示出的，图案化保护层406和第一上衬垫层404以从以下几处去除保护层406和第一上衬垫层404：1)ic存储区域m；以及2)ic边界区域b的与ic存储区域m相邻的部分。可以例如通过蚀刻工艺或一些其它合适的图案化工艺来实施图案化。在一些实施例中，蚀刻工艺包括在以下几处形成掩模502：1)ic逻辑区域l；以及2)ic边界区域b的与ic逻辑区域l相邻的部分上。利用位于适当位置的掩模502对保护层406和第一上衬垫层404实施蚀刻，并且随后去除掩模502。掩模502可以是或包括例如光刻胶或一些其它合适的掩模材料。在一些实施例中，第一下衬垫层402用作蚀刻的蚀刻停止层。

如图6的截面图600示出的，实施氧化工艺以部分地消耗未由保护层406和第一上衬垫层404覆盖的第一下衬垫层402和半导体衬底108。氧化工艺使半导体衬底108在ic存储区域m处凹进，从而使得半导体衬底108在ic存储区域m处的第一顶面部分凹进至半导体衬底108在ic逻辑区域l处的第二顶面部分之下距离d。在一些实施例中，距离d选择为ic存储区域m处形成的存储单元的目标存储高度与ic逻辑区域l处形成的逻辑器件的目标逻辑高度之间的差。如下所述，这可以例如提高图34中的cmp负载。距离d可以是例如约10至1000埃、约10至500埃、约500至1000埃、约250至350埃或一些其它合适的凹进范围。此外，氧化工艺在未由保护层406和第一上衬垫层404覆盖的ic存储区域m和ic边界区域b的部分上形成伪氧化物层602。氧化工艺可以是或包括例如湿氧化、一些其它合适的氧化工艺或上述的任何组合。

虽然图6示出了使ic存储区域m处的半导体衬底108凹进的氧化工艺，但是其它工艺可以实施凹进。例如，可以实施蚀刻工艺以使ic存储区域m处的半导体衬底108凹进。在蚀刻工艺实施凹进的一些实施例中，第一上衬垫层404用于掩蔽和/或蚀刻工艺使用干蚀刻剂、湿蚀刻剂、一些其它合适的蚀刻剂或上述的任何组合。在蚀刻工艺实施凹进的一些实施例中，省略保护层406，从而使得保护层406未在图4中形成。在蚀刻工艺实施凹进的一些实施例中，参照图5描述的蚀刻工艺以及实施凹进的蚀刻工艺是同一个，从而使得第一上衬垫层404、第一下衬垫层402和半导体衬底108通过同一蚀刻工艺蚀刻和/或使用同一掩模(例如，图5的掩模502)蚀刻。

如图7的截面图700示出的，去除保护层406(见图6)、第一上衬垫层404(见图6)、第一下衬垫层402(见图6)和伪氧化物层602(见图6)。在一些实施例中，通过一个或多个蚀刻工艺和/或一些其它合适的去除工艺去除保护层406和伪氧化物层602。此外，在一些实施例中，保护层406和伪氧化物层602是相同的材料和/或通过第一蚀刻工艺或一些其它合适的去除工艺同时去除。半导体衬底108和第一上衬垫层404可以例如用作第一蚀刻工艺期间的蚀刻停止层。在去除保护层406之后，去除第一上衬垫层404。在一些实施例中，通过第二蚀刻工艺或一些其它合适的去除工艺去除第一上衬垫层404。第二蚀刻工艺可以例如是或包括湿蚀刻工艺、干蚀刻工艺或一些其它合适的蚀刻工艺，和/或可以例如使用包括磷酸(例如，h3po4)或一些其它合适的蚀刻剂的湿蚀刻剂。半导体衬底108和第一下衬垫层402可以例如用作第二蚀刻工艺期间的蚀刻停止层。在去除第一上衬垫层404之后，去除第一下衬垫层402。在一些实施例中，通过第三蚀刻工艺或一些其它合适的去除工艺去除第一下衬垫层402。半导体衬底108可以例如用作第三蚀刻工艺期间的蚀刻停止层。

如图8的截面图800示出的，在ic存储区域m、ic边界区域b和ic逻辑区域l处的半导体衬底108上形成堆叠的第二下衬垫层802和第二上衬垫层804。第二下衬垫层802是与第二上衬垫层804不同的材料并且是电介质。第二下衬垫层802可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。第二上衬垫层804是电介质并且可以是或包括例如氮化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，第二下衬垫层802是或包括氧化硅或一些其它合适的电介质，而第二上衬垫层804是或包括氮化硅或一些其它合适的电介质。可以通过例如cvd、pvd、热氧化、ald、一些其它合适的氧化或沉积工艺或上述的任何组合形成第二下衬垫层802和第二上衬垫层804。

如图9的截面图900示出的，图案化第二下衬垫层802、第二上衬垫层804和半导体衬底108。图案化分别在ic存储区域m、ic边界区域b和ic逻辑区域l处形成存储器隔离沟槽902、边界隔离沟槽904和逻辑隔离沟槽906。存储器隔离沟槽902划定半导体衬底108中用于待制造的单个存储单元的区域，并且逻辑隔离沟槽906划定半导体衬底108中用于待制造的单个逻辑器件的区域。边界隔离沟槽904将ic存储区域m和ic逻辑区域l分隔开。可以例如通过蚀刻工艺或一些其它合适的图案化工艺来实施图案化。在一些实施例中，蚀刻工艺包括形成具有存储器隔离沟槽902、边界隔离沟槽904和逻辑隔离沟槽906的布局的掩模908。利用位于适当位置的掩模908对半导体衬底108实施蚀刻，并且随后去除掩模908。掩模908可以是或包括例如光刻胶或一些其它合适的掩模材料。

如图10的截面图1000示出的，分别在存储器隔离沟槽902、边界隔离沟槽904和逻辑隔离沟槽906(见图9)中形成存储器隔离结构124、边界隔离结构110和逻辑隔离结构134。存储器隔离结构124、边界隔离结构110和逻辑隔离结构134包括介电材料，并且可以是或包括例如sti结构、dti结构或一些其它合适的隔离结构。介电材料可以是或包括例如氧化硅、一些其它合适的介电材料或上述的任何组合。

在一些实施例中，通过沉积覆盖图9的结构并且进一步填充存储器隔离沟槽902、边界隔离沟槽904和逻辑隔离沟槽906的介电层来形成存储器隔离结构124、边界隔离结构110和逻辑隔离结构134。随后，对介电层和第二上衬垫层804实施平坦化，直至介电层的顶面与第二上衬垫层804的顶面大致齐平，从而由介电层形成存储器隔离结构124、边界隔离结构110和逻辑隔离结构134。由于图6中的凹进，使ic存储区域m处的第二上衬垫层804凹进，并且与ic存储区域m相比，平坦化去除更多ic逻辑区域l处的第二上衬垫层804。因此，第二上衬垫层804在完成平坦化时在ic存储区域m处具有第一厚度t1并且在ic逻辑区域l处具有小于第一厚度t1的第二厚度t2。可以例如通过cmp或其它合适的平坦化工艺来实施平坦化。

同样由图10的截面图1000示出的，形成覆盖存储器隔离沟槽902、边界隔离沟槽904和逻辑隔离沟槽906，并且进一步覆盖第二上衬垫层804的逻辑覆盖层1002。逻辑覆盖层1002是电介质并且可以是例如氧化硅、一些其它合适的电介质或上述的任何组合。此外，可以通过例如cvd、pvd、ald、一些其它合适的沉积工艺或上述的任何组合来形成逻辑覆盖层1002。

如图11的截面图1100示出的，图案化逻辑覆盖层1002以从以下几处去除逻辑覆盖层1002：1)ic存储区域m；以及2)边界隔离结构110的与ic存储区域m相邻的部分。此外，在去除之后，使边界隔离结构110和存储器隔离结构124中未由逻辑覆盖层1002覆盖的部分凹进。边界隔离结构110的凹进限定面向并且朝向ic存储区域m向下倾斜的面向存储器边界侧壁102m。在一些实施例中，面向存储器边界侧壁102m从顶部至底部是平滑的，并且在一些实施例中，从顶部至底部是连续的弧。

可以例如通过蚀刻工艺或一些其它合适的图案化/凹进工艺来实施图案化和凹进。在一些实施例中，蚀刻工艺包括形成掩模1102，掩模1102覆盖：1)ic逻辑区域l；以及2)边界隔离结构110的与ic逻辑区域l相邻的部分。利用位于适当位置的掩模1102对逻辑覆盖层1002、边界隔离结构110和存储器隔离结构124实施蚀刻，并且随后去除掩模1102。掩模1102可以是或包括例如光刻胶或一些其它合适的掩模材料。在一些实施例中，逻辑覆盖层1002、边界隔离结构110和存储器隔离结构124是或包括相同的材料，并且第二上衬垫层804是不同的材料。此外，在一些实施例中，由于材料的差异，相对于逻辑覆盖层1002、边界隔离结构110和存储器隔离结构124，蚀刻最低限度地蚀刻第二上衬垫层804。

如图12的截面图1200示出的，从ic存储区域m去除第二上衬垫层804。在一些实施例中，可以例如通过蚀刻工艺或一些其它合适的去除工艺去除第二上衬垫层804。蚀刻工艺可以例如是或包括湿蚀刻工艺、干蚀刻工艺或一些其它合适的蚀刻工艺，和/或可以例如使用包括磷酸(例如，h3po4)或一些其它合适的蚀刻剂的湿蚀刻剂。例如，逻辑覆盖层1002、边界隔离结构110、存储器隔离结构124和第二下衬垫层802可以用作蚀刻工艺的蚀刻停止层，并且逻辑覆盖层1002可以例如也保护ic逻辑区域l处的第二上衬垫层804免受去除。

如图13的截面图1300示出的，存储器阱206形成在ic存储区域m处，且位于半导体衬底108的块状半导体区域108b上面。在一些实施例中，存储器阱206具有与块状半导体区域108b不同的掺杂类型或浓度。例如，存储器阱206可以是p型，而块状半导体区域108b可以是n型，反之亦然。可以例如通过离子注入工艺或一些其它合适的掺杂工艺来形成存储器阱206。离子注入工艺可以例如包括形成覆盖ic边界区域b和ic逻辑区域l的掩模1302。可以利用位于适当位置的掩模1302来实施离子注入，并且随后可以去除掩模1302。掩模1302可以是或包括例如光刻胶或一些其它合适的掩模材料。注意，例如可以在第二下衬垫层802存在的情况下，通过选择使离子注入的离子足以穿过第二下衬垫层802的注入能量来实施离子注入。

如图14的截面图1400示出的，从ic存储区域m去除第二下衬垫层802(见图13)，并且从ic边界区域b和ic逻辑区域l去除逻辑覆盖层1002(见图13)。可以例如通过蚀刻工艺或一些其它合适的去除工艺来实施去除。在一些实施例中，第二上衬垫层804和半导体衬底108用作蚀刻的蚀刻停止层。

如图15的截面图1500示出的，在ic存储区域m处形成界面层204。界面层204是电介质并且可以是或包括例如氧化硅、非铁电高k电介质、一些其它合适的电介质或上述的任何组合。此外，可以例如通过cvd、pvd、ald、热氧化、一些其它合适的氧化和/或沉积工艺或上述的任何组合来形成界面层204。在界面层204通过热氧化形成的实施例中，界面层204可以定位至ic存储区域m。即，热氧化的氧化物可以容易地形成在ic存储区域m处的暴露的半导体材料(见图14)上，但是可能不形成(或最小限度地形成)在边界隔离结构110的材料和第二上衬垫层804的材料上。

同样由图15的截面图1500示出的，在ic存储区域m、ic边界区域b和ic逻辑区域l处、且在界面层204上方形成堆叠的数据存储层1502、数据覆盖层1504、伪存储器栅极层1506和存储器硬掩模层1508。可以例如通过cvd、pvd、ald、化学镀、电镀、一些其它合适的镀和/或沉积工艺或上述的任何组合来形成数据存储层1502、数据覆盖层1504、伪存储器栅极层1506和存储器硬掩模层1508。

数据存储层1502是可以在第一数据状态和第二数据状态之间可逆地改变以存储数据位的材料。在ic存储区域m处制造feram的实施例中，数据存储层1502可以是或包括例如硅掺杂的氧化铪(例如，si:hfo2)、pzt或一些其它合适的铁电材料。数据覆盖层1504是导电的，并且在一些实施例中，是用于之后形成的金属栅极的扩散阻挡层。在这些实施例的一些中，数据覆盖层1504可以是或包括例如氮化钛、氮化钽、一些其它合适的扩散阻挡材料或上述的任何组合。在数据存储层1502包括氧的一些实施例中，数据覆盖层1504与氧具有低反应性。这种低反应性可以例如是取决于约5至10ev能量、约5至7ev能量、约7至10ev能量、大于约5ev能量以与氧反应或指示低反应性的一些其它量的能量的反应性。在这些实施例的一些中，数据覆盖层1504可以是或包括例如氮化钛、氮化钽、铂、铱、钨、具有低氧反应性的一些其它合适的材料或上述的任何组合。伪存储器栅极层1506可以是或包括例如多晶硅或一些其它合适的伪材料。存储器硬掩模层1508可以是或包括例如氧化硅、氮化硅、氮氧化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，存储器硬掩模层1508包括下氮化物层(未示出)和位于下氮化物层上面的上氧化物层(未示出)。

如图16的截面图1600示出的，图案化数据存储层1502、数据覆盖层1504、伪存储器栅极层1506和存储器硬掩模层1508以限定堆叠在ic存储区域m处的存储器硬掩模1602、伪存储器栅极1604、数据覆盖元件202以及数据存储元件120。可以例如通过蚀刻工艺或一些其它合适的图案化工艺来实施图案化。蚀刻工艺可以例如包括形成具有存储器硬掩模1602的布局的掩模1606。可以利用位于适当位置的掩模1606，对数据存储层1502、数据覆盖层1504、伪存储器栅极层1506和存储器硬掩模层1508实施蚀刻，并且随后可以去除掩模1606。掩模1606可以是或包括例如光刻胶或一些其它合适的掩模材料。在一些实施例中，界面层204和边界隔离结构110用作蚀刻的蚀刻停止层。

如图17的截面图1700示出的，在：1)伪存储器栅极1604；以及2)伪存储器栅极层1506的位于边界隔离结构110上面的侧壁上形成存储器侧壁间隔件208。存储器侧壁间隔件208可以例如是或包括氮化硅、氮氧化硅、氧化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，用于形成存储器侧壁间隔件208的工艺包括形成覆盖并且衬垫图16的结构的存储器侧壁间隔件层，并且随后对存储器侧壁间隔件层实施回蚀。回蚀去除存储器侧壁间隔件层的水平段而不去除存储器侧壁间隔件层的垂直段，由此垂直段对应于存储器侧壁间隔件208。存储器侧壁间隔件层可以例如共形地形成，和/或可以例如通过cvd、pvd、ald、一些其它合适的沉积工艺或上述的任何组合形成。

如图18的截面图1800示出的，形成覆盖并且衬垫图17的结构的存储器蚀刻停止层1802。存储器蚀刻停止层1802可以是或包括例如氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。存储器蚀刻停止层1802可以例如共形地形成，和/或可以例如通过cvd、pvd、ald、一些其它合适的沉积工艺或上述的任何组合形成。

同样由图18的截面图1800示出的，形成覆盖存储器蚀刻停止层1802的存储器覆盖层1804。由于图6中的凹进，存储器覆盖层1804在ic存储区域m处凹进。存储器覆盖层1804可以例如是或包括氮化硅、氮氧化硅、一些其它合适的电介质、多晶硅、铝铜、钽、一些其它合适的金属或金属合金、氮化钽、氮化钛、一些其它合适的金属氮化物或一些其它合适的材料。在一些实施例中，存储器蚀刻停止层1802是或包括氧化硅或一些其它合适的电介质，并且存储器覆盖层1804是或包括多晶硅或一些其它合适的材料。此外，可以例如通过cvd、pvd、ald、一些其它合适的沉积工艺或上述的任何组合形成存储器覆盖层1804。

如图19的截面图1900示出的，对存储器覆盖层1804实施平坦化以使存储器覆盖层1804的顶面1804t变平。可以例如通过cmp或一些其它合适的平坦化工艺来实施平坦化。因为ic存储区域m处的存储器覆盖层1804凹进(见图18)，所以存储器覆盖层1804的顶面1804t从ic逻辑区域l向下倾斜至ic存储区域m。

如图20的截面图2000示出的，图案化存储器覆盖层1804和存储器蚀刻停止层1802以从：1)ic逻辑区域l；以及2)边界隔离结构110的与ic逻辑区域l相邻的部分处去除存储器覆盖层1804和存储器蚀刻停止层1802。此外，数据存储层1502(见图19)、数据覆盖层1504(见图19)、伪存储器栅极层1506(见图19)和存储器硬掩模层1508(见图19)从ic逻辑区域l和ic边界区域b与ic边界区域b处的一个存储器侧壁间隔件208(见图19)一起去除。图案化和去除限定了面向逻辑器件的边界侧壁102l。面向逻辑器件的边界侧壁102l面向ic逻辑区域l并且朝向ic逻辑区域l向下倾斜。在一些实施例中，面向逻辑器件的边界侧壁102l从顶部至底部是平滑的和/或从顶部到底部是连续的弧。此外，在一些实施例中，面向逻辑器件的边界侧壁102l具有线形截面轮廓。

在一些实施例中，面向逻辑器件的边界侧壁102l的角度θ介于约15至75度、约15至40度、约40至75度或一些其它合适的范围之间。然而，角度θ的其它值是可接受的。如果角度θ太小(例如，小于约15度或一些其它值)，则之后在图28中形成的下伪存储器层112u可能太大，由此可能浪费芯片面积。如果角度θ太大(例如，大于约75度或一些其它值)，则可能不能从图26中的面向逻辑器件的边界侧壁102l有效地去除上逻辑介电层2402的高k介电材料。在一些实施例中，角度θ通过反复试验确定。例如，对于面向逻辑器件的边界侧壁102l，可以利用不同的角度θ实施图26的图案化，并且使用成像来确定哪些角度θ使得高k介电材料有效地去除。例如，可以使用sem、tem或一些其它合适的显微镜或成像器件来实施成像。

面向逻辑器件的边界侧壁102l形成为朝向ic逻辑区域l延伸并且在与边界隔离结构110的相邻边缘相距距离y处终止。距离y例如可以是约0.5至4.0微米、约0.5至2.25微米、约2.25至4.0微米或一些其它值或值的范围。此外，面向逻辑器件的边界侧壁102l的开端与面向逻辑器件的边界侧壁102l的端部横向分隔开距离z。距离z可以例如由完成图20中的图案化时的存储器覆盖层1804的角度θ和高度h限定。例如，通过三角法，距离z可以是将高度h除以角度θ的正切的商(例如，z＝h/tan(θ))。

可以例如通过蚀刻工艺或一些其它图案化/去除工艺来实施图案化和去除。蚀刻工艺可以例如通过形成掩模2002来实施，该掩模2002覆盖：1)ic存储区域m；以及2)边界隔离结构110的与ic存储区域m相邻的部分。可以利用位于适当位置的掩模2002实施蚀刻，并且随后可以去除掩模2002。掩模2002可以是或包括例如光刻胶或一些其它合适的掩模材料。在一些实施例中，蚀刻导致掩模2002下方的底切。在一些实施例中，通过干蚀刻或一些其它合适的蚀刻来实施蚀刻。在一些实施例中，干蚀刻包括：1)将由偏置(biased)的蚀刻气体生成的等离子体施加至存储器覆盖层1804以减薄存储器覆盖层1804；2)将由聚合物类或富含聚合物的气体生成的等离子体施加至存储器覆盖层1804以产生面向逻辑器件的边界侧壁102l；3)将由无聚合物气体生成的等离子体施加至存储器覆盖层1804以去除ic逻辑区域l上的存储器覆盖层1804的剩余材料；以及4)施加由离子气体(例如，氩或一些其它惰性气体)生成的等离子体以使面向逻辑器件的边界侧壁102l平滑。

如图21的截面图2100示出的，使边界隔离结构110和逻辑隔离结构134中未由存储器覆盖层1804覆盖的相应部分凹进。在一些实施例中，凹进可以例如使面向逻辑器件的边界侧壁102l的底部圆化或弯曲。可以例如通过蚀刻工艺或一些其它合适的去除/凹进工艺来实施凹进。蚀刻工艺可以例如是或包括湿蚀刻工艺、干蚀刻工艺或一些其它合适的蚀刻工艺，和/或可以例如使用包括氢氟酸(hf)或一些其它适合的化学物质的湿蚀刻剂。

如图22的截面图2200示出的，从ic逻辑区域l去除第二上衬垫层804(见图21)。在一些实施例中，可以例如通过蚀刻工艺或一些其它合适的去除工艺来去除第二上衬垫层804。蚀刻工艺可以例如是或包括湿蚀刻工艺、干蚀刻工艺或一些其它合适的蚀刻工艺，和/或可以例如使用包括磷酸(例如，h3po4)或一些其它合适的蚀刻剂的湿蚀刻剂。存储器覆盖层1804、边界隔离结构110和第二下衬垫层802可以例如用作蚀刻的蚀刻停止层，并且存储器覆盖层1804例如也可以在蚀刻期间保护ic存储区域m处的结构。

应该理解，第二下衬垫层802和第二上衬垫层804(见图20)用作覆盖膜以在ic存储区域m处形成存储单元结构时保护ic逻辑区域l。如果不存在第二下衬垫层802和第二上衬垫层804，则之后在ic逻辑区域l处形成的逻辑器件将经历性能偏移，这可能不利地影响批量制造良率。例如，图13至图17处的工艺可能无意地将掺杂剂引入至ic逻辑区域l处的半导体衬底108中。这些掺杂剂可能不利地影响逻辑器件的掺杂分布，从而使逻辑器件的性能参数偏移和/或使逻辑器件不可操作。因此，第二下衬垫层802和第二上衬垫层804防止此后形成在ic逻辑区域l处的逻辑器件经历性能偏移并且可以增加批量制造良率。

如图23的截面图2300示出的，在ic逻辑区域l处，且在块状半导体区域108b上面形成逻辑阱212。在一些实施例中，逻辑阱212具有与块状半导体区域108b不同的掺杂类型或浓度。例如，逻辑阱212可以是p型，而块状半导体区域108b可以是n型，反之亦然。可以例如通过离子注入工艺或一些其它合适的掺杂工艺来形成逻辑阱212。离子注入工艺可以例如包括形成覆盖ic边界区域b和ic存储区域m的掩模2302。可以利用位于适当位置的掩模2302实施离子注入，并且随后可以去除掩模2302。掩模2302可以是或包括例如光刻胶或一些其它合适的掩模材料。注意，例如可以在第二下衬垫层802存在的情况下，通过选择使离子注入的离子能够足以穿过第二下衬垫层802的注入能量来实施离子注入。

如图24的截面图2400示出的，从ic逻辑区域l去除第二下衬垫层802(见图23)。可以例如通过蚀刻工艺或其它合适的去除工艺来实施去除。例如，蚀刻工艺可以是或包括湿蚀刻工艺、干蚀刻工艺或一些其它合适的蚀刻工艺，和/或可以例如使用包括氢氟酸(hf)或一些其它适合的化学物质的湿蚀刻剂。此外，蚀刻工艺例如可以实施为清洁工艺或一些其它工艺的一部分。

同样由图24的截面图2400示出的，在ic存储区域m、ic边界区域b和ic逻辑区域l处形成堆叠的下逻辑介电层210、上逻辑介电层2402、伪逻辑栅极层2404和逻辑硬掩模层2406。下逻辑介电层210可以是或包括例如氧化硅、一些其它合适的电介质或上述的任何组合。上逻辑介电层2402可以是或包括例如氧化硅、高k电介质、一些其它合适的电介质或上述的任何组合。在一些实施例中，上逻辑介电层2402包括氧化硅层(未示出)和位于氧化硅层上面的高k介电层(未示出)。伪逻辑栅极层2404可以是或包括例如多晶硅或一些其它合适的伪材料。逻辑硬掩模层2406可以是或包括例如氧化硅、氮化硅、氮氧化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，逻辑硬掩模层2406包括下氮化物层(未示出)和位于下氮化物层上面的上氧化物层(未示出)。

可以例如通过cvd、pvd、ald、热氧化、一些其它合适的沉积或氧化工艺或上述的任何组合来形成下逻辑介电层210、上逻辑介电层2402、伪逻辑栅极层2404和逻辑硬掩模层2406。在一些实施例中，下逻辑介电层210通过氧化形成，而上逻辑介电层2402、伪逻辑栅极层2404和逻辑硬掩模层2406通过cvd、pvd、ald或一些其它合适的沉积工艺形成。在通过氧化形成下逻辑介电层210的实施例中，热量可以局限于ic逻辑区域l。即，氧化工艺的氧化物可以容易地形成在ic逻辑区域l处的暴露的半导体材料上，但是可以不形成(或最低限度地形成)在边界隔离结构110的材料上。

如图25的截面图2500示出的，图案化逻辑硬掩模层2406以去除逻辑硬掩模层2406在以下各处的部分：1)ic存储区域m处；以及2)ic边界区域b的与ic存储区域m相邻的部分。此外，使伪逻辑栅极层2404在以下几处凹进：1)ic存储区域m处；以及2)ic边界区域b的与ic存储区域m相邻的部分处。因此，伪逻辑栅极层2404在ic存储区域m处具有第一厚度t1，并且在ic逻辑区域l处具有大于第一厚度t1的第二厚度t2。可以例如通过蚀刻工艺或一些其它合适的图案化/凹进工艺来实施图案化和凹进。在一些实施例中，蚀刻工艺包括在以下几处形成掩模2502：1)ic逻辑区域l；以及2)ic边界区域b的与ic逻辑区域l相邻的部分上。利用位于适当位置的掩模2502对逻辑硬掩模层2406和伪逻辑栅极层2404实施蚀刻，并且随后去除掩模2502。掩模2502可以是或包括例如光刻胶或一些其它合适的掩模材料。

如图26的截面图2600示出的，图案化上逻辑介电层2402(见图25)、伪逻辑栅极层2404(见图25)和逻辑硬掩模层2406(见图25)。图案化限定了堆叠在ic逻辑区域m处的逻辑硬掩模2602、伪逻辑栅极2604和逻辑栅极介电层130。图案化也限定了堆叠在边界隔离结构110上的下伪逻辑层114l、上伪逻辑层114u和伪硬掩模2606。可以例如通过蚀刻工艺或一些其它合适的图案化工艺来实施图案化。蚀刻工艺可以例如包括形成具有逻辑硬掩模2602和伪硬掩模2606的布局的掩模2608。可以利用位于适当位置的掩模2608对上逻辑介电层2402、伪逻辑栅极层2404和逻辑硬掩模层2406实施蚀刻，并且随后可以去除掩模2608。掩模2608可以是或包括例如光刻胶或一些其它合适的掩模材料。在一些实施例中，存储器覆盖层1804、边界隔离结构110、逻辑隔离结构134和下逻辑介电层210用作蚀刻工艺的蚀刻停止层。

通过形成具有倾斜和平滑轮廓的面向逻辑器件的边界侧壁102l，可以从面向逻辑器件的边界侧壁102l完全去除上逻辑介电层2402的材料，同时将上逻辑介电层2402图案化成逻辑栅极介电层130。在上逻辑介电层2402包括高k介电材料的情况下，残留在面向逻辑器件的边界侧壁102l上的高k介电材料可以扩散或以其它方式移动至半导体衬底108中，从而改变半导体衬底108上的半导体器件的掺杂分布。掺杂分布的改变可以进而导致半导体器件的工作参数的偏移和/或使半导体器件不可操作。此外，残留的高k介电材料可能污染之后使用的工艺工具，并且可能以与上述相同的方式对使用污染的工艺工具形成的其它ic产生不利影响。因此，从面向逻辑器件的边界侧壁102l完全去除高k介电材料可以防止改变半导体器件的掺杂分布和/或污染工艺工具。这可能进而提高批量制造良率。

如图27的截面图2700示出的，在以下几处形成逻辑侧壁间隔件214：1)上伪逻辑层114u的侧壁；和2)伪逻辑栅极2604的侧壁上。逻辑侧壁间隔件214可以例如是或包括氮化硅、氮氧化硅、氧化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，用于形成逻辑侧壁间隔件214的工艺包括形成覆盖并且衬垫图26的结构的逻辑侧壁间隔件层，并且随后对逻辑侧壁间隔件层实施回蚀。回蚀去除逻辑侧壁间隔件层的水平段而不去除逻辑侧壁间隔件层的垂直段，由此垂直段对应于逻辑侧壁间隔件214。逻辑侧壁间隔件层可以例如共形地形成，并且/或可以例如通过cvd、pvd、ald、一些其它合适的沉积工艺或上述的任何组合形成。

如图28的截面图2800示出的，图案化存储器覆盖层1804(见图27)以从ic存储区域m去除存储器覆盖层1804，同时留下存储器覆盖层1804的位于边界隔离结构110上的伪段。存储器覆盖层1804的剩余部分限定上伪存储器层112u。可以例如通过蚀刻工艺或一些其它合适的图案化工艺来实施图案化。在一些实施例中，蚀刻工艺包括在以下几处形成掩模2802：1)ic逻辑区域l；以及2)ic边界区域b的与ic逻辑区域l相邻的部分上。利用位于适当位置的掩模2802对存储器覆盖层1804实施蚀刻，并且随后去除掩模2802。掩模2802可以是或包括例如光刻胶或一些其它合适的掩模材料。

在一些实施例中，面向逻辑器件的边界侧壁102l的开端从边界隔离结构110的第一边缘横向偏移距离x。距离x可以例如为约0.5至3.0微米、约0.5至1.75微米、约1.75至3.0微米或一些其它值或值的范围。在一些实施例中，面向逻器件的辑边界侧壁102l朝向伪逻辑结构114向下倾斜并且在距离边界隔离结构110的第二边缘距离y处终止，其中，第二边缘在边界隔离结构110的与边界隔离结构110的第一边缘相对的侧上。距离y可以例如为约0.5至4.0微米、约0.5至2.25微米、约2.25至4.0微米或一些其它值或值的范围。在一些实施例中，面向逻辑器件的边界侧壁102l的开端和面向逻辑器件的边界侧壁102l的端部横向间隔距离z。距离z可以例如为约0.1至3.0微米、约0.1至1.5微米、约1.5至3.0微米或一些其它值或值的范围。在一些实施例中，边界隔离结构110的宽度等于距离x、y、z(例如，x+y+z)的总和，和/或距离x、y、z的总和介于约1至10微米、约1至5.5微米、约5.5至10微米之间或一些其它值或值的范围。

如果距离x、y、z的总和太大，则可能浪费芯片面积。如果距离x，y和z之和太小，则上伪存储器层112u和/或上伪逻辑层114u可能太小而不能有效地减少在下文的图34中讨论的平坦化期间的凹陷和/或侵蚀。如下文详细描述的，这可能导致不均匀的存储单元和/或不均匀的逻辑器件。在一些实施例中，距离x、y、z通过反复试验确定。例如，使用距离x、y、z的不同值形成图34的ic，并且使用成像来评估伪存储器结构112和/或伪逻辑结构114是否有效地减少图34的平坦化期间的凹陷和/或侵蚀。可以例如使用sem、tem或一些其它合适的显微镜或成像器件来实施成像。

如图29的截面图2900示出的，图案化存储器蚀刻停止层1802(见图27)。图案化去除未由上伪存储器层112u覆盖的存储器蚀刻停止层1802的部分并且限定位于上伪存储器层112u下面的下伪存储器层112l。可以例如通过蚀刻工艺或一些其它合适的去除工艺来实施图案化。蚀刻工艺可以例如是或包括湿蚀刻工艺、干蚀刻工艺或一些其它合适的蚀刻工艺，和/或可以例如使用包括氢氟酸(hf)或一些其它适合的化学物质的湿蚀刻剂。此外，蚀刻工艺可以例如实施为清洁工艺或一些其它工艺的一部分。

同样由图29的截面图2900示出的，在存储器阱206和逻辑阱212上分别形成一对存储器源极/漏极延伸部116e和一对逻辑源极/漏极延伸部126e。存储器源极/漏极延伸部116e分别形成在伪存储器栅极1604的相对两侧上，并且具有与存储器阱206相反的掺杂类型。逻辑源极/漏极延伸部126e分别位于伪逻辑栅极2604的相对两侧上，并且具有与逻辑阱212相反的掺杂类型。可以例如通过一个或多个离子注入工艺或一些其它合适的掺杂工艺来形成存储器源极/漏极延伸部116e和逻辑源极/漏极延伸部126e。例如，可以对p型源极/漏极延伸部实施第一离子注入工艺，而可以对n型源极/漏极延伸部实施第二离子注入工艺。离子注入工艺可以例如包括形成具有正在形成的源极/漏极延伸部的布局的掩模2902。可以利用位于适当位置的掩模2902实施离子注入，并且随后可以去除掩模2902。掩模2902可以是或包括例如光刻胶或一些其它合适的掩模材料。注意，可以通过选择对于离子注入的离子能够足以穿过介电层的注入能量穿过介电层(例如，界面层204)来实施离子注入。

如图30的截面图3000示出的，在存储器侧壁间隔件208和逻辑侧壁间隔件214的侧壁上形成附加侧壁间隔件216。附加侧壁间隔件216可以例如是或包括氮化硅、氮氧化硅、氧化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，用于形成附加侧壁间隔件216的工艺包括形成覆盖并且衬垫图29的结构的侧壁间隔件层，并且随后对侧壁间隔件层实施回蚀。回蚀去除侧壁间隔件层的水平段而不去除侧壁间隔件层的垂直段，由此垂直段对应于附加侧壁间隔件216。侧壁间隔件层可以例如共形地形成，和/或可以例如通过cvd、pvd、ald、一些其它合适的沉积工艺或上述的任何组合来形成。

如图31的截面图3100示出的，分别在存储器阱206和逻辑阱212上形成一对存储器源极/漏极区域116和一对逻辑源极/漏极区域126。存储器源极/漏极区域116分别邻接存储器源极/漏极延伸部116e，并且逻辑源极/漏极区域126分别邻接逻辑源极/漏极延伸部126e。可以例如通过一个或多个离子注入工艺或一些其它合适的掺杂工艺来形成存储器源极/漏极区域116和逻辑源极/漏极区域126。例如，可以对p型源极/漏极区域实施第一离子注入工艺，而可以对n型源极/漏极区域实施第二离子注入工艺。离子注入工艺可以例如包括形成具有正要形成的源极/漏极区域的布局的掩模3102。可以利用位于适当位置的掩模3102实施离子注入，并且随后可以去除掩模3102。掩模3102可以是或包括例如光刻胶或一些其它合适的掩模材料。注意，可以通过选择对于离子注入的离子能够足以穿过介电层的注入能量穿过介电层来实施离子注入。

如图32的截面图3200示出的，在存储器源极/漏极区域116和逻辑源极/漏极区域126上形成硅化物焊盘218。硅化物焊盘218可以是或包括例如硅化镍、一些其它合适的硅化物或上述的任何组合。在一些实施例中，用于形成硅化物焊盘218的工艺包括：1)形成覆盖并且衬垫图31的结构的保护介电层；2)图案化保护介电层以暴露源极/漏极；3)利用位于适当位置的保护介电层实施硅化工艺；以及4)去除保护介电层。在一些实施例中，通过蚀刻或一些其它合适的去除工艺来实施去除。相对于保护介电层下面和/或与保护介电层相邻的其它材料，该蚀刻优先去除保护介电层的材料。

如图33的截面图3300示出的，形成覆盖并且衬垫图32的结构的接触蚀刻停止层220。接触蚀刻停止层220可以是或包括例如氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。接触蚀刻停止层220可以例如共形地形成，和/或可以例如通过cvd、pvd、ald、一些其它合适的沉积工艺或上述的任何组合来形成。

同样由图33的截面图3300示出的，在接触蚀刻停止层220上方形成第一ild层138a。第一ild层138a可以例如是氧化硅、低k电介质、一些其它合适的电介质或上述的任何组合。可以例如通过cvd、pvd、ald、溅射、一些其它合适的沉积工艺或上述的任何组合来形成第一ild层138a。

如图34的截面图3400示出的，对第一ild层138a实施平坦化以使第一ild层138a的顶面与伪存储器栅极1604的顶面和伪逻辑栅极2604的顶面共面，从而暴露伪存储器栅极1604和伪逻辑栅极2604。在平坦化期间，去除了存储器硬掩模1602(见图33)和逻辑硬掩模2602(见图33)。可以例如通过cmp或一些其它合适的平坦化工艺来实施平坦化。

在通过cmp实施平坦化的实施例中，由于ic存储区域m处的半导体衬底108的凹进(见图6)，因此cmp是均匀的并且批量制造良率高。例如，ic逻辑区域l处的逻辑器件结构可以具有逻辑高度hl，并且ic存储区域m处的存储单元结构可以具有大于逻辑高度hl的存储高度hm。因此，在没有凹进(例如，通过距离d)的情况下，存储单元结构的顶面可以基本高于逻辑器件结构的顶面。因此，相对于ic逻辑区域l，ic存储区域m处的cmp负载可能较高，并且可能导致cmp倾斜。倾斜的cmp进而导致逻辑器件结构和存储单元结构的非均匀去除，这可能导致半导体器件具有不均匀的工作参数和低批量制造良率。此外，由于存储单元结构和逻辑器件结构之间的高度差，在暴露伪逻辑栅极2604之前，存储单元结构可能基本由cmp消耗。这进而可能破坏存储单元结构并且导致批量制造良率低。

上伪存储器层112u和下伪存储器层112l以及上伪逻辑层114u和下伪逻辑层114l限定边界隔离结构110上的伪结构。由于伪结构，在通过cmp实施平坦化的实施例中，可以减少平坦化期间的凹陷和/或侵蚀。例如，在没有伪结构的情况下，由于在ic边界区域b处去除的材料比在ic存储区域m和ic逻辑区域l处要去除的材料更软，所以相对于ic存储区域m和ic逻辑区域l，cmp可以更快速地平坦化ic边界区域b。在ic边界区域b处的更快的去除引起ic边界区域b处的凹陷以及ic存储区域m和ic逻辑区域l处的非均匀去除。这进而导致在ic存储区域m和ic逻辑区域l处分别存在不均匀的存储单元结构和/或不均匀的逻辑器件结构，这可能不利地影响批量制造良率。因此，伪结构可以减少凹陷并且改进ic存储区域m和ic逻辑区域l处的半导体器件的均匀性，从而提高批量制造良率。

如图35的截面图3500示出的，去除第一伪栅极。第一伪栅极是对应于p沟道切换器件的伪栅极，并且在一些实施例中是伪逻辑栅极2604。如本文使用的，切换器件是mos器件或一些其它半导体器件，这些一些其它半导体器件具有被配置为在导通状态和非导通状态之间“切换”的选择性导电沟道。去除使得在去除的伪栅极的位置处产生第一栅极开口3502。可以例如通过蚀刻工艺或一些其它合适的去除工艺来实施去除。在一些实施例中，蚀刻工艺包括形成具有第一伪栅极的布局的掩模3504。随后，利用位于适当位置的掩模3504，对第一伪栅极实施蚀刻，并且随后去除掩模3504。掩模3504可以是或包括例如光刻胶或一些其它合适的掩模材料。

如图36的截面图3600示出的，形成覆盖图35的结构并且进一步填充第一栅极开口3502(见图35)的p型金属层3602。p型金属层3602是或包括具有p型功函的金属，并且可以是或包括例如钌、钯、铂、钴、镍、氮化钛铝、碳氮化钨、一些其它合适的p型功函金属或上述的任何组合。可以例如通过cvd、pvd、化学镀、电镀、一些其它合适的生长或沉积工艺或上述的任何组合来形成p型金属层3602。

如图37的截面图3700示出的，对p型金属层3602(见图36)实施平坦化以形成p型金属栅电极。在一些实施例中，p型金属栅电极是ic逻辑区域l处的逻辑栅电极132。在一些实施例中，平坦化延伸至第一ild层138a内以确保完全去除p型金属层3602的未使用的金属。可以例如通过cmp或一些其它合适的平坦化工艺来实施平坦化。与图34中的平坦化一样，由上伪存储器层112u和下伪存储器层112l以及上伪逻辑层114u和下伪逻辑层114l限定的伪结构可以促使ic边界区域b、ic存储区域m和ic逻辑区域l的平坦化更均匀。

如图38的截面图3800示出的，对于n沟道切换器件重复图35至图37中的工艺，由此第二伪栅极由n型金属栅电极替换。n型金属栅电极是或包括具有n型功函的金属，并且可以是或包括例如铪、锆、钛、钽、铝、一些其它合适的n型功函金属或上述的任何组合。在一些实施例中，n型金属栅电极是ic存储区域m处的存储器栅电极122。

如图39的截面图3900示出的，第二ild层138b形成为覆盖图38的结构并且具有平坦或基本平坦的顶面。第二ild层138b可以是或包括例如氧化物、低k电介质、一些其它合适的电介质或上述的任何组合。此外，可以例如通过沉积第二ild层138b，并且随后对第二ild层138b的顶面实施平坦化来形成第二ild层138b。

同样由图39的截面图3900示出的，形成延伸穿过第一ild层138a和第二ild层138b至硅化物焊盘218的接触通孔142。接触通孔142可以例如是铜、钨、铝铜、一些其它合适的导电材料或上述的任何组合。可以例如通过图案化第一ild层138a和第二ild层138b以限定具有接触通孔142的布局的多个接触通孔开口，并且随后用导电材料填充接触通孔开口来形成接触通孔142。

同样由图39的截面图3900示出的，在第二ild层138b上面形成imd层138c，并且形成凹进至imd层138c内并且分别位于接触通孔142上面的布线140。imd层138c可以是或包括例如氧化物、低k电介质、一些其它合适的电介质或上述的任何组合。接触通孔142可以例如是铜、铝铜、一些其它合适的导电材料或上述的任何组合。在一些实施例中，用于形成imd层138c和布线140的工艺包括图案化imd层138c以限定具有布线140的布局的多个布线开口，并且随后用导电材料填充布线开口。

虽然图35至图38示出了对应于p沟道切换器件的伪逻辑栅极2604以及对应于n沟道切换器件的伪存储器栅极1604，但是应该理解，在其它实施例中，伪逻辑栅极2604可以对应于n沟道切换器件，并且伪存储器栅极1604可以对应于p沟道切换器件。此外，在其它实施例中，伪逻辑栅极2604和伪存储器栅极1604可以对应于在其它实施例中具有相同沟道类型的切换器件。例如，伪逻辑栅极2604和伪存储器栅极1604可以对应于每个均具有n沟道的两个切换器件。又例如，伪逻辑栅极2604和伪存储器栅极1604可以对应于每个均具有p沟道的两个切换器件。

参照图40，提供了用于形成包括分隔开存储单元和逻辑器件的边界结构的ic的方法的一些实施例的流程图4000。该方法可以例如对应于图4至图39的方法。

在步骤4002中，相对于与存储区域相邻的逻辑区域，使存储区域处的衬底凹进。例如，见图4至图7。

在步骤4004中，形成覆盖存储区域和逻辑区域的衬垫层。例如，见图8。

在步骤4006中，形成分隔开存储区域和逻辑区域的边界隔离结构，其中，边界隔离结构限定朝向存储区域向下倾斜的面向存储器侧壁。例如，见图9至图11。

在步骤4008中，从存储区域去除衬垫层。例如，见图12。

在步骤4010中，分别在存储区域和逻辑区域上形成存储单元结构和多层膜，其中，存储单元结构位于存储器阱上面。例如，见图13至图17。

在步骤4012中，形成覆盖存储单元结构和多层膜的覆盖层，其中，覆盖层的顶面朝向存储区域向下倾斜。例如，见图18和图19。

在步骤4014中，从逻辑区域并且部分地从边界隔离结构处去除覆盖层，其中，去除限定了位于边界隔离结构上面并且朝向逻辑区域向下倾斜的面向逻辑器件的侧壁。例如，见图20。

在步骤4016中，去除多层膜和衬垫层。例如，见图20和图21。

在步骤4018中，使未覆盖的边界隔离结构凹进。例如，见图22。

在步骤4020中，分别在逻辑区域和边界隔离结构上形成逻辑器件结构和伪逻辑结构，其中，逻辑器件结构位于逻辑阱上面。例如，见图24至图27。

在步骤4022中，从存储区域并且部分地从边界隔离结构去除覆盖层，其中，去除限定了沿着面向逻辑器件的侧壁的伪存储器结构。例如，见图28。

在步骤4024中，形成源极/漏极延伸部和源极/漏极区域。例如，见图29至图31。

在步骤4026中，在源极/漏极区域上形成硅化物。例如，见图32。

在步骤4028中，用金属栅电极替换存储单元结构和逻辑器件结构的伪栅极。例如，见图33至图38。

在步骤4030中，形成接触通孔和布线的堆叠件。例如，见图39。

虽然图40的流程图4000在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

在一些实施例中，本申请提供了一种用于形成ic的方法，该方法包括：形成将衬底的存储区域与衬底的逻辑区域分隔开的隔离结构；形成覆盖存储区域、逻辑区域和隔离结构的多层膜；对多层膜实施第一蚀刻以在存储区域上形成存储单元结构并且从隔离结构的部分去除多层膜；形成覆盖存储单元结构、位于逻辑区域上的多层膜的剩余部分和隔离结构的覆盖层；对覆盖层实施第二蚀刻以从逻辑区域去除覆盖层，其中，第二蚀刻在隔离结构的部分上形成逻辑侧壁，并且其中，逻辑侧壁朝向逻辑区域向下倾斜；以及在覆盖层存在的情况下，在逻辑区域上形成逻辑器件结构。在一些实施例中，该方法还包括对覆盖层实施第三蚀刻以从存储区域去除覆盖层，同时留下覆盖层的位于隔离结构的部分上的伪段，其中，伪段限定逻辑侧壁。在一些实施例中，逻辑器件结构的形成包括：形成覆盖覆盖层和逻辑区域并且还衬垫逻辑侧壁的高k介电层；形成覆盖并且衬垫高k介电层的伪栅极层；以及对高k介电层和伪栅极层实施第三蚀刻以在逻辑区域上形成堆叠的伪栅极和高k栅极介电层，其中，第三蚀刻从逻辑侧壁去除高k介电层。在一些实施例中，该方法还包括用金属栅电极替换伪栅极。在一些实施例中，第三蚀刻还限定隔离结构上的伪逻辑结构，该伪逻辑结构横向间隔在逻辑侧壁和逻辑器件结构之间。在一些实施例中，该方法还包括使存储区域相对于逻辑区域凹进，其中，隔离结构在凹进之后形成。在一些实施例中，凹进包括：形成覆盖逻辑区域但不覆盖存储区域的掩模；利用位于适当位置的掩模实施氧化工艺以氧化存储区域，其中，氧化工艺部分地消耗存储区域以使存储区域凹进；以及去除掩模和由氧化工艺形成的氧化物。在一些实施例中，该方法还包括：形成覆盖逻辑区域和隔离结构的相邻部分的掩模；以及利用位于适当位置的掩模对隔离结构实施第三蚀刻以限定存储器侧壁，其中，存储器侧壁朝向存储区域向下倾斜。在一些实施例中，该方法还包括：形成覆盖存储区域、逻辑区域和隔离结构的衬垫层；对衬垫层实施平坦化直至暴露隔离结构；从存储区域但不从逻辑区域去除衬垫层；以及在形成存储单元结构之后，从逻辑区域去除衬垫层，其中，在从存储区域去除的衬垫层和从逻辑区域去除的衬垫层之间形成存储单元结构。

在一些实施例中，本申请提供了一种ic，该ic包括：包括逻辑区域和存储区域的衬底；位于存储区域上的存储单元；位于逻辑区域上的逻辑器件；隔离结构，凹进至衬底的顶面内并且包括电介质，其中，隔离结构分隔开存储区域和逻辑区域，并且其中，隔离结构具有面向存储单元并且朝向存储单元向下倾斜的存储器侧壁；以及位于隔离结构上的伪结构，其中，伪结构邻接存储器侧壁，并且其中，伪结构和隔离结构限定面向逻辑器件并且朝向逻辑器件向下倾斜的逻辑侧壁。在一些实施例中，存储单元包括栅电极和位于栅电极下面的铁电数据存储元件。在一些实施例中，在逻辑侧壁的底部处圆化逻辑侧壁。在一些实施例中，伪结构位于隔离结构的凸部上面，并且其中，凸部位于存储器侧壁和逻辑侧壁之间。在一些实施例中，存储器侧壁比逻辑侧壁倾斜更浅的角度。在一些实施例中，存储区域相对于逻辑区域凹进存储单元的高度和逻辑器件的高度之间的差。在一些实施例中，ic还包括位于隔离结构上面、且横向位于伪结构和逻辑器件之间的第二伪结构，其中，第二伪结构具有与伪结构的顶面大致齐平的顶面。在一些实施例中，逻辑器件包括高k介电层和位于高k介电层上面的金属栅电极，并且其中，伪逻辑结构包括上多晶硅层和下高k介电层。在一些实施例中，伪结构包括下氧化物层和位于下氧化物层上面的上多晶硅层，并且其中，下氧化物层和上多晶硅层都限定逻辑侧壁。

在一些实施例中，本申请提供了用于形成ic的另一方法，该方法包括：使衬底的存储区域相对于衬底的逻辑区域凹进；形成将存储区域与逻辑区域分隔开的隔离结构；对隔离结构实施第一蚀刻以形成面向存储区域并且朝向存储区域向下倾斜的存储器侧壁；在存储区域上形成存储单元结构；形成覆盖存储单元结构、逻辑区域和隔离结构的覆盖层；对覆盖层实施第二蚀刻以从逻辑区域去除覆盖层，其中，第二蚀刻形成逻辑侧壁，并且其中，逻辑侧壁朝向逻辑区域向下倾斜；在覆盖层存在的情况下，在逻辑区域上形成逻辑器件结构；以及对覆盖层实施第三蚀刻以从存储区域和存储器侧壁去除覆盖层，同时留下覆盖层的位于隔离结构上的伪段，其中，伪段限定逻辑侧壁。在一些实施例中，该方法还包括在逻辑区域上形成多层膜，其中，多层膜部分地覆盖隔离结构并且与存储器侧壁间隔开，其中，覆盖层形成为覆盖多层膜，并且其中，第二蚀刻去除多层膜。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。