半导体器件及其制备方法与流程

本发明涉及半导体集成电路领域，尤其涉及半导体器件及其制备方法。

背景技术：

横向扩散金属氧化物半导体(ldmos)是在高压功率集成电路中常采用满足耐高压、实现功率控制等方面的要求的半导体器件，尤其用于射频功率电路。与晶体管相比，在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显，由于横向扩散金属氧化物半导体更容易与互补金属氧化物半导体(cmos)工艺兼容而被广泛采用。

目前，横向扩散金属氧化物半导体包含n型金属-氧化物-半导体(nmos)和p型金属-氧化物-半导体(pmos)，p沟道场效应晶体管在n型硅衬底上有两个p+区分别为源极和漏极，源极与漏极之间不导通，源极上加电压时，栅极下方的n型阱区呈现p型反型层，成为连接源极和漏极的导通沟道。通过改变栅极电压可以改变沟道中的空穴密度，从而改变沟道的电阻。由于器件反偏时，电场集中在半导体器件的栅极下方的沟道，降低该半导体器件的击穿电压，造成半导体器件工作稳定性下降。

技术实现要素：

有鉴于此，本发明提供一种提高击穿电压和可靠性的半导体器件，来解决上述存在的问题，一方面，本发明采用以下技术方案来实现。

一种半导体器件，其包括第一导电类型的衬底、形成所述衬底上的第二导电类型的阱区、间隔形成在所述阱区内的第一扩散层、第二扩散层及第三扩散层、分别形成在所述第一扩散层、所述第二扩散层及所述第三扩散层上的第一导电类型的补偿层、形成在所述补偿层上并分别与所述第一扩散层、第二扩散层及第三扩散层的上表面相连的的第一氧化层、第二氧化层及第三氧化层、形成在所述第一氧化层与所述第二氧化层之间的第一导电类型的第一掺杂区、形成在所述第二氧化层与所述第三氧化层之间的第一导电类型的第二掺杂区、形成在所述第一掺杂区及所述阱区的上表面与所述第一氧化层及所述第二氧化层相连的薄氧化层、形成在所述阱区的上方对应的薄氧化层上及部分位于所述第二氧化层上的多晶硅层，所述第一掺杂区与所述补偿层及所述第一扩散层电连接，所述第二掺杂区与所述补偿层、第二扩散层及第三扩散层电连接。

本发明提供一种半导体器件的有益效果为：通过在第一导电类型的衬底上形成第二导电类型的阱区，在所述阱区内形成间隔排列的第一扩散层、第二扩散层及第三扩散层，在所述第一扩散层、第二扩散层及第三扩散层上形成补偿层，在所述补偿层上形成与所述第一扩散层、第二扩散层及第三扩散层的上表面相连的第一氧化层、第二氧化层及第三氧化层。其中，所述补偿层位于所述第一扩散层的上表面的两侧，所述补偿层可以减小所述第一扩散层与所述第一氧化层之间邻近所述阱区的位置的电场曲率，增强了所述半导体器件在反偏时的击穿电压。所述多晶硅层位于所述薄氧化层及所述第二氧化层的上表面，所述薄氧化层位于所述阱区内的沟道区的上方，减小所述阱区的上表面的应力，从而提高了所述半导体器件的可靠性。所述第一掺杂区位于所述第一扩散层及所述第二扩散层之间，所述第二掺杂区位于所述第二扩散层及所述第三扩散层之间，所述补偿层使所述第一扩散层与所述第一氧化层之间的电阻增大，从而提高了所述半导体器件的耐压性能。

另一方面，本发明还提供了一种半导体器件的制备方法，其包括以下工艺步骤：

s401：提供一个第一导电类型的衬底，在所述衬底形成第二导电类型的阱区，在所述阱区的上表面沉积一层氮化硅层；

s402：刻蚀去除部分所述氮化硅层，对应位置露出所述阱区，形成间隔排列在所述阱区上的氮化硅层，对露出所述阱区的位置进行光刻，注入第一种离子形成第一注入区、第二注入区及第三注入区；

s403：在所述第一注入区、第二注入区及第三注入区上沉积氧化硅层，刻蚀去除部分氧化硅层，对应位置露出所述第一注入区、第二注入区及第三注入区，保留所述氮化硅层的两端相连的氧化硅层形成间隔排列的侧墙；

s404：分别向所述第一注入区、第二注入及第三注入区内注入第二种离子，去除所述侧墙，进行高温氧化形成间隔排列在所述阱区内的第一扩散层、第二扩散层及第三扩散层，形成在所述第一扩散层、地二扩散层及第三扩散层上的补偿层，还形成位于所述补偿层上并分别与所述第一扩散层、第二扩散层及第三扩散层的上表面相连的第一氧化层、第二氧化层及第三氧化层，完成后去除所述氮化硅层；

s405：分别在所述第一扩散层与所述第二扩散层之间、所述第二扩散层与所述第三扩散层之间的所述阱区进行光刻，注入第一导电类型离子，对应位置分别形成与所述补偿层及第一扩散层电连接的第一掺杂区、形成与所述补偿层、第二扩散层及第三扩散层电连接的第二掺杂区；

s406：在位于所述第一掺杂区的上表面及所述阱区的上表面形成与所述第一氧化层及所述第二氧化层相连的薄氧化层，在所述薄氧化层的上表面和所述第二氧化层的上表面沉积多晶硅层，回刻去除部分所述多晶硅层，保留位于所述阱区的上表面对应的所述薄氧化层上及部分所述第二氧化层上的多晶硅层，最后形成半导体器件。

本发明通过在第一导电类型的衬底上形成第二导电类型的阱区，在所述阱区的上表面形成间隔排列的氮化硅层，所述氮化硅层作为刻蚀阻挡层，防止所述阱区被刻蚀玷污和损伤，在所述氮化硅层之间露出的所述阱区光刻第一次注入第一种离子形成第一注入区、第二注入区及第三注入区，在所述第一注入区、第二注入区及第三注入区上沉积氧化硅层并刻蚀部分所述氧化硅层，保留所述氮化硅层的两端相连的所述氧化硅层形成侧墙，便于第二次注入第二种离子，在进行高温并驱入氧气，使所述第一注入区、第二注入区及第三注入区在所述阱区内扩散并氧化，根据所述第一种离子与所述第二种离子的高温扩散速率不同，扩散形成所述第一扩散层、第二扩散层及第三扩散层，形成在所述第一扩散层、第二扩散层及第三扩散层上的补偿层，在所述补偿层上形成与所述第一扩散层、第二扩散层及第三扩散层的上表面相连的第一氧化层、第二氧化层及第三氧化层，所述补偿层位于所述第一扩散层与所述第一氧化层之间相连靠近所述阱区的位置可以降低该位置的电场曲率，相当于增加了耐压层，从而提高了所述半导体器件的击穿电压，同时也增强了所述半导体器件的耐压性能和可靠性。

附图说明

为了更好的理解本发明，将根据以下附图对本发明进行详细描述：

图1为本发明半导体器件的结构示意图；

图2至图11为本发明半导体器件的制备过程图；

图12为本发明半导体器件的制备流程图。

图中：半导体器件1；衬底10；阱区20；氮化硅层30；第一注入区31；第二注入32；第三注入区33；侧墙35；第一扩散层41；第二扩散层42；第三扩散层43；补偿层44；第一氧化层45；第二氧化层46；第三氧化层47；第一掺杂区51；第二掺杂区52；薄氧化层53；多晶硅层54。

具体实施方式

下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。

在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

参阅图1，一种半导体器件1包括第一导电类型的衬底10、形成所述衬底10上的第二导电类型的阱区20、间隔形成在所述阱区20内的第一扩散层41、第二扩散层42及第三扩散层43、分别形成在所述第一扩散层41、所述第二扩散层42及所述第三扩散层43上的第一导电类型的补偿层44、形成在所述补偿层44上并分别与所述第一扩散层41、第二扩散层42及第三扩散层43的上表面相连的的第一氧化层45、第二氧化层46及第三氧化层47、形成在所述第一氧化层45与所述第二氧化层46之间的第一导电类型的第一掺杂区51、形成在所述第二氧化层46与所述第三氧化层47之间的第一导电类型的第二掺杂区52、形成在所述第一掺杂区51及所述阱区20的上表面与所述第一氧化层45及所述第二氧化层46相连的薄氧化层53、形成在所述阱区20的上方对应的薄氧化层53上及部分位于所述第二氧化层46上的多晶硅层54，所述第一掺杂区51与所述补偿层44及所述第一扩散层41电连接，所述第二掺杂区52与所述补偿层44、第二扩散层42及第三扩散层43电连接。

本发明通过在第一导电类型的衬底10上形成第二导电类型的阱区20，在所述阱区20内形成间隔排列的第一扩散层41、第二扩散层42及第三扩散层43，在所述第一扩散层41、第二扩散层42及第三扩散层43上形成补偿层44，在所述补偿层44上形成与所述第一扩散层41、第二扩散层42及第三扩散层43的上表面相连的第一氧化层45、第二氧化层46及第三氧化层47。其中，所述补偿层44位于所述第一扩散层41的上表面的两侧，所述补偿层可以减小所述第一扩散层41与所述第一氧化层45之间邻近所述阱区20的位置的电场曲率，增强了所述半导体器件1在反偏时的击穿电压。所述多晶硅层54位于所述薄氧化层53及所述第二氧化层46的上表面，所述薄氧化层53位于所述阱区20内的沟道区的上方，减小所述阱区20的上表面的应力，从而提高了所述半导体器件1的可靠性。所述第一掺杂区51位于所述第一扩散层41及所述第二扩散层42之间，所述第二掺杂区52位于所述第二扩散层42及所述第三扩散层43之间，所述补偿层44使所述第一扩散层41与所述第一氧化层45之间的电阻增大，从而提高了所述半导体器件1的耐压性能。

进一步地，所述第一氧化层45、第二氧化层46及第三氧化层47的厚度大于所述薄氧化层53的厚度。在本实施方式中，所述第一氧化层45、第二氧化层46及第三氧化层47为所述半导体器件1的厚栅氧层的绝缘层，所述薄氧化层53为所述半导体器件1的薄栅氧层，所述第一氧化层45、第二氧化层46及第三氧化层47间隔排列在所述阱区20，增强所述半导体器件1的耐压性能。所述薄氧化层53位于所述多晶硅层54的下表面，所述薄氧化层53相当于结电容的介质，可以减小所述阱区20的表面应力，增强所述半导体器件1的栅极导通，从而提高所述半导体器件1的工作性能。

进一步地，所述第一扩散层41、第二扩散层42及第三扩散层43由第一种离子注入形成，所述补偿层44由第二种离子注入形成。在本实施方式中，所述第一种离子为氟化硼，所述第二种离子为硼，根据所述第一种离子与所述第二种离子在所述阱区20内的扩散速率不同，可以形成满足要求的所述第一扩散层41、第二扩散层42、第三扩散层43及补偿层44。其中，所述补偿层44位于所述第一扩散层41与所述第一氧化层45之间相连邻近所述阱区20的位置，可以有效增加所述半导体器件1的阈值电压，进一步提高所述半导体器件1的击穿电压。

参阅图2至图10及图11，本发明还提供一种半导体器件1的制备方法，其包括以下工艺步骤：

s401：提供一个第一导电类型的衬底10，在所述衬底10形成第二导电类型的阱区20，在所述阱区20的上表面沉积一层氮化硅层30；

具体的，参阅图2及图3，提供一个第一导电类型的衬底10，所述衬底10的材料可以是硅或锗，在本实施方式中，选用高纯度硅作为所述衬底10的材料，如此，便于实现，且可以降低制造成本。在所述衬底10上光刻形成所述阱区20，采用干法刻蚀形成所述阱区20的具体过程为：在所述衬底10上形成刻蚀阻挡层(图未示)，然后在刻蚀阻挡层上形成光刻胶层(图未示)，之后采用具有所述阱区20图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述阱区20图形的光刻胶层。以具有所述阱区20图形的光刻胶为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述阱区20的图形开口(图未示)。然后以具有所述阱区20图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述衬底10区域，进而在所述衬底10内形成所述阱区20。此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。形成所述阱区20之后，在所述阱区20的上表面采用化学气相沉积技术沉积一层氮化硅层30，优选低压化学气相沉积技术，将气源在低压条件下进行热分解，从而在所述阱区20的上表面形成所述氮化硅层30。可以理解，所述氮化硅层30为刻蚀阻挡层，防止后续刻蚀玷污和损伤所述衬底10，便于后续制备工艺。

s402：刻蚀去除部分所述氮化硅层30，对应位置露出所述阱区20，形成间隔排列在所述阱区20上的氮化硅层30，对露出所述阱区20的位置进行光刻，注入第一种离子形成第一注入区31、第二注入区32及第三注入区33；

具体的，参阅图4及图5，先在所述氮化硅层30上间隔涂覆光刻胶，采用干法刻蚀去除未被光刻胶覆盖的所述氮化硅层30，对应位置露出所述阱区20，再对露出所述阱区20的位置光刻。在本实施方式中，所述氮化硅层30间隔排列在所述阱区20的上表面，所述氮化硅层30可以作为刻蚀阻挡层，形成所述第一注入区31、第二注入区32及第三注入区33时无需涂覆光刻胶，直接自对准注入第一种离子，所述第一种离子为氟化硼，注入的浓度为1e13，减少了制备工艺，降低了制备成本。

s403：在所述第一注入区31、第二注入区32及第三注入区33上沉积氧化硅层，刻蚀去除部分所述氧化硅层，对应位置露出所述第一注入区31、第二注入区32及第三注入区33，保留所述氮化硅层30的两端相连的氧化硅层形成间隔排列的侧墙35；

具体的，参阅图6，先在所述第一注入区31、第二注入区32及第三注入区33的上表面采用化学气相沉积技术沉积一层氧化硅层(图未示)，并对所述氧化硅层回刻，保留所述氮化硅层30两端的所述氧化硅层形成侧墙35。在本实施方式中，采用干法刻蚀去除部分所述氧化硅层形成所述侧墙35，优选在平行于所述衬底10的上表面的方向上所述侧墙35与所述氮化硅层30位于同一水平面，便于后续制备工艺，所述侧墙35作为后续制备的掩蔽层，以便形成满足要求的所述补偿层44。

s404：分别向所述第一注入区31、第二注入区32及第三注入区33内注入第二种离子，去除所述侧墙35，进行高温氧化形成间隔排列在所述阱区20内的第一扩散层41、第二扩散层42及第三扩散层43，形成在所述第一扩散层41、第二扩散层42及第三扩散层43上的补偿层44，还形成位于所述补偿层44上并分别与所述第一扩散层41、第二扩散层42及第三扩散层43的上表面相连的第一氧化层45、第二氧化层46及第三氧化层47，完成后去除所述氮化硅层30；

具体的，参阅图7、图8及图9，先向所述第一注入区31、第二注入区32及第三注入区33采用自对准注入第二种离子，再采用湿法刻蚀去除所述侧墙35，并高温驱入氧气，使所述第一注入区31、第二注入区32及第三注入区33在所述阱区20内扩散，完成后采用湿法刻蚀去除所述氮化硅层30。在本实施方式中，所述第一种离子为氟化硼，所述第二种离子为硼，所述第一种离子与所述第二种离子在所述阱区20内的扩散速率不同，扩散形成的所述第一扩散层41、第二扩散层42及第三扩散层43的结深为1.5～2微米，扩散形成的所述补偿层44的结深为0.5～0.8微米。可以理解，在未被所述氮化硅层30覆盖的区域均被氧化，且有所述氮化硅层30的阻挡，在所述补偿层44上形成与所述第一扩散层41、第二扩散层42及第三扩散层43的上表面相连的第一氧化层45、第二氧化层46及第三氧化层47，所述补偿层44位于所述第一扩散层41与所述第一氧化层45之间相连靠近所述阱区20的位置可以降低该位置的电场分布，从而提高了所述半导体器件1的击穿电压，提高所述半导体器件1的可靠性。

s405：分别在所述第一扩散层41与所述第二扩散层42之间、所述第二扩散层42与所述第三扩散层43之间的所述阱区20进行光刻，注入第一导电类型离子，对应位置分别形成与所述补偿层44及第一扩散层41电连接的第一掺杂区51、形成与所述补偿层44、第二扩散层42及第三扩散层43电连接的第二掺杂区52；

具体的，参阅图10，先在所述第一扩散层41与所述第二扩散层42之间的所述阱区20采用光罩形成所述第一掺杂区51的图形并曝光，再注入第一导电类型离子形成所述第一掺杂区51，在所述二扩散层42与所述第三扩散层43之间的所述阱区20采用光罩形成所述第二掺杂区52的图形并曝光，再向该图形注入第一导电类型离子形成所述第二掺杂区52。在本实施方式中，所述第一导电类型为p型，注入的离子为磷，完成后在所述阱区20的上方沉积介质层(图未示)，刻蚀所述介质层生长金属层(图未示)形成相应的电极，所述第一掺杂区51为所述半导体器件1的源极区，所述第二掺杂区52为所述半导体器件1的漏极区，便于后续制备形成所述半导体器件1。

s406：在位于所述第一掺杂区51的上表面及所述阱区20的上表面形成与所述第一氧化层45及所述第二氧化层46相连的薄氧化层53，在所述阱区20对应的薄氧化层53的上表面和所述第二氧化层46的上表面沉积多晶硅层54，回刻去除部分所述多晶硅层54，保留位于所述阱区20的上表面对应的所述薄氧化层上及部分所述第二氧化层46上的多晶硅层54，最后形成半导体器件1。

具体的，参阅图11，先在所述第一掺杂区51的上表面的所述阱区20形成薄氧化层53，再采用化学气相沉积技术在所述阱区20的上表面沉积一层多晶硅层54，再采用干法刻蚀去除部分所述多晶硅层54。在本实施方式中，在所述阱区20的上表面形成所述薄氧化层53的技术有多种：热氧化生长，热分解淀积，外延生长，真空蒸发，反应溅射及阳极氧化法等。其中热生长氧化在集成电路工艺中较为普遍，其操作简便，且氧化层致密，可以作为扩散掩蔽层，通过光刻易形成定域或扩散图形等，优选为热生长氧化形成满足要求的所述薄氧化层53，可以减小所述阱区20的上表面的应力，从而提高了所述半导体器件1的工作性能。

在本实施方式中，所述第一导电类型为p型，所述第二导电类型为n型，所述第一掺杂区51为所述半导体器件1的源极区，所述第二掺杂区52为所述半导体器件1的漏极区，所述多晶硅层54为所述半导体器件1的多晶硅栅，所述第一种离子为氟化硼，所述第二种离子为硼。

本发明通过在第一导电类型的衬底10上形成第二导电类型的阱区20，在所述阱区20的上表面形成间隔排列的氮化硅层30，所述氮化硅层30作为刻蚀阻挡层，防止所述阱区20被刻蚀玷污和损伤，在所述氮化硅层30之间露出的所述阱区20光刻第一次注入第一种离子形成第一注入区31、第二注入区32及第三注入区33，在所述第一注入区31、第二注入区32及第三注入区33上沉积氧化硅层并刻蚀部分所述氧化硅层，保留所述氮化硅层30的两端相连的所述氧化硅层形成侧墙35，便于第二次注入第二种离子，在进行高温并驱入氧气，使所述第一注入区31、第二注入区32及第三注入区33在所述阱区20内扩散并氧化，根据所述第一种离子与所述第二种离子的高温扩散速率不同，扩散形成所述第一扩散层41、第二扩散层42及第三扩散层43，形成在所述第一扩散层41、第二扩散层42及第三扩散层43上的补偿层44，在所述补偿层44上形成与所述第一扩散层41、第二扩散层42及第三扩散层43的上表面相连的第一氧化层45、第二氧化层46及第三氧化层46，所述补偿层44位于所述第一扩散层41与所述第一氧化层45之间相连靠近所述阱区20的位置可以降低该位置的电场曲率，相当于增加了耐压层，从而提高了所述半导体器件1的击穿电压，同时也增强了所述半导体器件1的耐压性能和可靠性。

虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。