晶圆级封装方法及封装结构与流程

本发明涉及半导体制造领域，尤其涉及一种晶圆级封装方法及封装结构。

背景技术：

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(ballgridarray，bga)、芯片尺寸封装(chipscalepackage，csp)、晶圆级封装(waferlevelpackage，wlp)、三维封装(3d)和系统封装(systeminpackage，sip)等。

目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(waferlevelpackagesysteminpackage，wlpsip)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

在晶圆级系统封装制程中，器件晶圆和裸芯片通常通过胶粘层(例如粘片膜或干膜等)实现物理连接，而且由于所述裸芯片在集成电路封装结构的使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题，因此在封装制程中，通常通过在封装结构中设置屏蔽结构以减小外界磁场的干扰，然而带有屏蔽功能的封装结构存在体积和厚度较大的问题，而且目前封装成品率也有待提高。

技术实现要素：

本发明解决的问题是提供一种晶圆级封装方法及封装结构，减小所形成封装结构的体积和厚度，并提高封装成品率。

为解决上述问题，本发明提供一种晶圆级封装方法，包括：提供器件晶圆；提供承载基板，在所述承载基板上临时键合多个芯片，所述芯片包括待键合面；使所述待键合面朝向所述器件晶圆，采用熔融键合工艺使所述芯片键合于所述器件晶圆上；使所述芯片键合于所述器件晶圆上后，对所述芯片和承载基板进行解键合处理；在所述解键合处理后，在所述多个芯片的顶面和侧面、所述第一氧化层和第二氧化层的侧面、以及所述芯片露出的所述器件晶圆上保形覆盖绝缘层；在所述绝缘层上保形覆盖屏蔽层；在所述屏蔽层上形成封装层。

相应的，本发明还提供一种晶圆级封装结构，包括：器件晶圆；多个芯片，通过熔融键合工艺键合于所述器件晶圆上；绝缘层，保形覆盖于所述多个芯片的顶面和侧面、所述第一氧化层和第二氧化层的侧面、以及所述芯片露出的所述器件晶圆上；屏蔽层，保形覆盖于所述绝缘层；封装层，位于所述屏蔽层上。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例采用熔融键合工艺使芯片键合于所述器件晶圆上，提高了键合工艺的可靠性，从而提高了所述器件晶圆和第二芯片的键合强度，相应提高了封装成品率；而且，使所述芯片键合于所述器件晶圆后，在所述多个芯片的顶面和侧面、所述第一氧化层和第二氧化层的侧面、以及所述芯片露出的所述器件晶圆上保形覆盖绝缘层，在所述绝缘层上保形覆盖屏蔽层，所述屏蔽层可以减少外界磁场对所述芯片的影响，所述绝缘层可以使所述屏蔽层与所述芯片和器件晶圆之间相绝缘，以免所述屏蔽层对所述芯片和器件晶圆的电学性能产生影响，其中，由于所述绝缘层和所述屏蔽层是通过保形覆盖的方式依次形成，不会过多的增加所形成封装结构的体积和厚度，从而使所述封装结构在不容易受外界磁场影响的同时具有较小的体积和厚度，且由于所述芯片与所述器件晶圆之间具有较高的键合强度，所形成封装结构整体能保持较好的可靠性，也有利于保障所述屏蔽层对所述芯片和所述器件晶圆的抗干扰效果。

附图说明

图1至图7是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前带有屏蔽功能的封装结构存在体积和厚度较大的问题，而且封装成品率也有待提高。分析其原因在于：

为了减小外界磁场干扰，现有技术在封装结构中的裸芯片上装配一金属外壳，以屏蔽外界磁场，然而所述金属壳与所述裸芯片之间还存在一定的空隙，从而导致封装结构的体积和厚度增加。

而且，胶粘层的耐温性较差，器件晶圆和裸芯片通过胶粘层实现物理连接后，当后续制程工艺中的工艺温度过高时，所述胶粘层容易失效，从而降低所述胶粘层的粘附性，甚至出现所述器件晶圆和裸芯片发生脱落的问题，从而严重影响晶圆级系统封装的封装成品率。

为了解决所述技术问题，本发明提供一种晶圆级封装方法，包括：提供器件晶圆；提供承载基板，在所述承载基板上临时键合多个芯片，所述芯片包括待键合面；使所述待键合面朝向所述器件晶圆，采用熔融键合工艺使所述芯片键合于所述器件晶圆上；使所述芯片键合于所述器件晶圆上后，对所述芯片和承载基板进行解键合处理；在所述解键合处理后，在所述多个芯片的顶面和侧面、所述第一氧化层和第二氧化层的侧面、以及所述芯片露出的所述器件晶圆上保形覆盖绝缘层；在所述绝缘层上保形覆盖屏蔽层；在所述屏蔽层上形成封装层。

本发明实施例采用熔融键合工艺使芯片键合于所述器件晶圆上，提高了键合工艺的可靠性，从而提高了所述器件晶圆和第二芯片的键合强度，相应提高了封装成品率；而且，使所述芯片键合于所述器件晶圆后，在所述多个芯片的顶面和侧面、所述第一氧化层和第二氧化层的侧面、以及所述芯片露出的所述器件晶圆上保形覆盖绝缘层，在所述绝缘层上保形覆盖屏蔽层，所述屏蔽层可以减少外界磁场对所述芯片的影响，所述绝缘层可以使所述屏蔽层与所述芯片和器件晶圆之间相绝缘，以免所述屏

蔽层对所述芯片和器件晶圆的电学性能产生影响，其中，由于所述绝缘层和所述屏蔽层是通过保形覆盖的方式依次形成，不会过多的增加所形成封装结构的体积和厚度，从而使所述封装结构在不容易受外界磁场影响的同时具有较小的体积和厚度，且由于所述芯片与所述器件晶圆之间具有较高的键合强度，所形成封装结构整体能保持较好的可靠性，也有利于保障所述屏蔽层对所述芯片和所述器件晶圆的抗干扰效果。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图7本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。

参考图1，提供器件晶圆(cmoswafer)300。

所述器件晶圆300为完成器件制作的待封装晶圆。本实施例中，所述器件晶圆300的半导体衬底为硅衬底。在其他实施例中，所述器件晶圆的半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述器件晶圆300中形成有多个第一芯片310，所述多个第一芯片310可以为同一类型或不同类型的芯片。具体地，所述器件晶圆300中靠近所述第一芯片310的面为晶圆正面301，与所述晶圆正面301相背的面为晶圆背面302。

需要说明的是，所述器件晶圆300可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成n型金属氧化物半导体(n-metal-oxide-semiconductor，nmos)器件和p型金属氧化物半导体(p-metal-oxide-semiconductor，pmos)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆300中形成有所述多个第一芯片310。

还需要说明的是，为了便于图示，本实施例仅示意出三个第一芯片310。但所述第一芯片310的数量不仅限于三个。

参考图2，提供承载基板100，在所述承载基板100上临时键合多个芯片200，所述芯片200包括待键合面(未标示)。

所述承载基板100用于对所述多个第二芯片200起到支撑作用，从而便于后续工艺的进行，提高后续工艺的可操作性；而且通过临时键合(temporarybonding)的方式，还便于后续将所述第二芯片200和承载基板100进行分离。

本实施例中，所述承载基板100为承载基板(carrierwafer)。具体地，所述承载基板100可以半导体衬底(例如硅衬底)、有机玻璃晶圆、无机玻璃晶圆、树脂晶圆、半导体材料晶圆、氧化物晶体晶圆、陶瓷晶圆、金属晶圆、有机塑料晶圆、无机氧化物晶圆或陶瓷材料晶圆。

本实施例中，通过胶粘层150将所述第二芯片200背向所述待键合面的表面临时键合于所述承载基板100上。所述胶粘层150用于实现所述第二芯片200和所述承载基板100的临时键合，便于后续将所述第二芯片200和承载基板100进行分离。

本实施例中，所述胶粘层150为粘片膜(dieattachfilm，daf)。粘片膜是在半导体封装工序中用于连接半导体芯片与封装基板、芯片与芯片的超薄型薄膜黏合剂，具有较高的可靠性及方便的工序性，有利于实现半导体封装的积层化和薄型化。

在其他实施例中，所述胶粘层还可以为干膜(dryfilm)、uv胶或热固胶。

其中，干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，干膜光刻胶的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在所述干膜光刻胶内形成图形。

uv胶又称紫外光固化胶，uv胶是一种必须通过紫外线光照射才能固化的一类胶粘剂，固化速度较快，在固化后具有较高的粘接强度，且环保性较高。

热固胶是以热固性树脂为主要成分的胶黏剂，热固胶的耐溶剂性、耐候性等性能较好，固化速度快且具有较高的粘接强度高，根据粘度、固化时间以及添加剂的不同，可适用于不同表面的粘接。

所述第二芯片200用于作为晶圆级系统封装中的待集成芯片，所述第二芯片200的数量至少为一个，且所述第二芯片200的数量与所述第一芯片410(如图1所示)的数量相同。

所述第二芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述第二芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，所述第二芯片还可以是其他功能芯片。

本实施例中，所述晶圆级系统封装用于将多个不同功能的多个第二芯片200组合到一个封装结构中，因此所述多个第二芯片200通过对不同功能类型的多个晶圆进行切割所获得。在其他实施例中，根据实际工艺需求，所述多个第二芯片的功能类型还可以相同。

通过将多个第二芯片200集成于所述器件晶圆300(如图1所示)中，并在所述器件晶圆300上完成封装集成制程，从而能够大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显降低工作量与设备需求。

需要说明的是，本实施例晶圆级封装方法用于实现异质集成，因此所述多个第二芯片200为硅晶圆制成的芯片。在其他实施例中，所述第二芯片也可以是其他材质形成的芯片。

还需要说明的是，为了便于图示，本实施例仅示意出三个第二芯片200。但所述第二芯片200的数量不仅限于三个。

本实施例中，所述第二芯片200也可以采用集成电路制作技术所制成，第二芯片200中形成有焊盘的面为芯片正面201，与所述芯片正面201相背的面为芯片背面202。其中，所述第二芯片200包括待键合面，用于与器件晶圆300实现键合。

本实施例中，所述第二芯片200的待键合面为所述芯片正面201，相应的，通过所述胶粘层150将所述第二芯片200的芯片背面202临时键合于所述承载基板100上。在其他实施例中，当所述第二芯片的待键合面为所述芯片背面时，相应通过所述胶粘层将所述第二芯片的芯片正面临时键合于所述承载基板上。

继续参考图1和图2，并结合参考图3至图5，使所述待键合面(未标示)朝向所述器件晶圆300(如图5所示)，采用熔融键合工艺使所述第二芯片200键合于所述器件晶圆300。

熔融键合是一种主要利用界面化学力完成键合的工艺，从而提高了键合工艺的可靠性，进而提高了所述第二芯片200和器件晶圆300的键合强度，且后续工艺对所述键合强度的影响较小，相应提高了封装成品率。

相应的，为了所述熔融键合工艺的进行，所述封装方法还包括：

继续参考图1和图2，在所述器件晶圆300的表面上形成多个第一氧化层350；在所述第二芯片200的待键合面上形成第二氧化层250。

所述第一氧化层350和第二氧化层250作为后续熔融键合(fusionbonding)工艺的键合层，用于实现所述器件晶圆300和第二芯片200之间的物理连接。其中，在所述熔融键合工艺后，所述器件晶圆300与第二芯片200的之间的键合强度较高。

本实施例中，所述第一氧化层350形成于所述器件晶圆300的晶圆正面301上。

本实施例中，所述第一氧化层350的材料为氧化硅。通过选取氧化硅材料，在后续熔融键合工艺的过程中，能够使所述器件晶圆300与第二芯片200的接触面以si-o-si的共价键进行键合，由于硅氧键的键能较大，从而能够显著提高键合强度；而且，氧化硅材料具有较高的工艺兼容性，氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧。

本实施例中，采用原子层沉积(atomiclayerdeposition，ald)工艺形成所述第一氧化层350。通过原子层沉积工艺，所述第一氧化层350以原子层的形式形成于所述晶圆正面301，因此有利于提高沉积速率的均匀性、所述第一氧化层350的厚度均一性以及所述第一氧化层350中的结构均匀性，且所述第一氧化层350具有良好的覆盖能力；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(thermalbudget)，降低晶圆变形(waferdistortion)、器件性能偏移的概率。

在其他实施例中，形成所述第一氧化层的工艺还可以为化学气相沉积(chemicalvapordeposition，lpcvd)工艺。

需要说明的是，本实施例中，根据后续待键合芯片在所述晶圆正面301的位置，所述第一氧化层350形成于所述第一芯片310之间的晶圆正面301上。在其他实施例中，所述第一氧化层还可以形成于所述第一芯片上，即所述第一氧化层全面覆盖所述晶圆正面。

本实施例中，所述第二芯片200的待键合面为所述芯片正面201，因此在所述芯片正面201上形成所述第二氧化层250。

本实施例中，所述第二氧化层250的材料为氧化硅。所述第二氧化层250的材料与所述第一氧化层350(如图1所示)的材料相同，从而在所述熔融键合工艺中实现共价键结合的效果。具体地，采用原子层沉积工艺形成所述第二氧化层250。

在其他实施例中，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧，形成所述第二氧化层的工艺还可以为化学气相沉积工艺。

对所述第二氧化层250的具体描述，可参考前述对所述第一氧化层350的相关描述，本实施例在此不再赘述。

需要说明的是，所述多个第二芯片200可以通过对不同功能的多个晶圆进行切割所获得，因此为了提高所述第二氧化层250的形成效率和形成质量，可以在集成有所述第二芯片200的多个晶圆上形成覆盖所述第二芯片200的第二氧化层250，对形成有所述第二氧化层250的多个晶圆进行切割，从而获得芯片正面201形成有所述第二氧化层250的多个第二芯片200。

通过在所述第二芯片200的待键合面上形成所述第二氧化层250之后，将所述第二芯片200背向所述待键合面的表面临时键合于所述承载基板100上，从而有利于简化形成所述第二氧化层250的工艺难度。

在其他实施例中，根据实际工艺情况，还可以将所述第二芯片背向所述待键合面的表面临时键合于所述承载基板之后，在所述待键合面上形成所述第二氧化层。

因此，结合参考图3至图5，通过所述第一氧化层350和第二氧化层250，采用熔融键合工艺使所述第二芯片200键合于所述器件晶圆300上。

在所述熔融键合工艺的过程中，所述第一氧化层350和第二氧化层250的表面会形成未饱和成键的si原子，并能实现共价键的结合，因此通过所述熔融键合工艺，所述第一氧化层350和第二氧化层250的接触面通过共价键结合的方式实现键合，使所述第一氧化层350和第二氧化层250之间具有较高的键合强度，从而提高了键合工艺的可靠性，进而提高了所述器件晶圆300和第二芯片200的键合强度，且后续工艺对所述键合强度的影响较小，相应提高了封装成品率。

具体地，结合参考图3和图4，所述熔融键合工艺的步骤包括：对所述第一氧化层350表面(如图3所示)和第二氧化层250(如图4所示)表面进行等离子体活化处理110。

一方面，通过所述等离子体活化处理110，使所述第一氧化层350和第二氧化层250表面的污染物和杂质等成为气态，并通过等离子系统的真空泵排出，从而起到去除污染物和杂质的作用，例如可以较好地去除金属污染和有机污染物。

另一方面，所述等离子体活化处理110的等离子体对所述第一氧化层350表面和第二氧化层250表面进行撞击，对不稳定的非桥接氧原子赋能，使所述氧原子离开原先成键的原子，从而为后续在所述第一氧化层350和第二氧化层250的接触面形成共价键提供良好基础。

本实施例中，所述第一氧化层350和第二氧化层250的材料为氧化硅，因此在所述等离子体活化处理110后，在所述第一氧化层350和第二氧化层250的表面形成未饱和成键的si原子。

所述等离子体活化处理110所采用的反应气体可以包括ar、n2、o2和sf6中的一种或多种。

本实施例中，所述等离子体活化处理110所采用的反应气体为o2，即所述等离子体活化处理110为氧等离子体活化处理。

其中，所述等离子体活化处理110的射频功率不宜过小，也不宜过大。在所述等离子体活化处理110的过程中，利用射频功率源产生的射频电场使电子加速，并使各个电子与反应气体分子发生碰撞而转移动能，从而使各个反应气体分子发生电离产生等离子体。

如果射频功率过小，则所述反应气体难以被等离子体化，相应容易引起等离子体不足、等离子体稳定性变差的问题，从而降低所述等离子体活化处理110的效果，进而导致后续所述第一氧化层350和第二氧化层250之间的键合强度降低；如果所述射频功率过大，则容易导致所述反应气体被等离子体化后获得的动能过大，对所述第一氧化层350和第二氧化层250的轰击作用相应过强，从而容易对所述第一氧化层350和第二氧化层250表面造成损伤，从而在所述第一氧化层350和第二氧化层250表面形成微缺陷(micro-defect)，在后续退火处理后容易产生退火空洞，反而容易降低后续所述第一氧化层350和第二氧化层250之间的键合强度，而且，射频功率过大还会消耗过多能量，从而导致工艺成本的增加。

为此，本实施例中，所述等离子体活化处理110的射频功率为20w至200w。

所述等离子体活化处理110的工艺压强不宜过小，也不宜过大。所述工艺压强影响所述射频功率，所述工艺压强越大，则等离子体的平均自由程越短，所述等离子体之间发生碰撞的几率越大，从而导致所述等离子体活化处理110的效果变差，相应的，为了保证所述等离子体活化处理110的效果，所需射频功率则越高；此外，当所述工艺压强过小时，则容易降低所述等离子体的稳定性，相应的，抑制等离子体不稳定所需的射频功率越高。

为此，本实施例中，根据所述等离子体活化处理110射频功率，将所述工艺压强调整至相匹配的数值范围内。具体地，所述工艺压强为0.1mbar至10mbar。

所述等离子体活化处理110的处理时间不宜过短，也不宜过长。如果所述处理时间过短，在射频功率和反应气体的流量一定的情况下，则所述等离子体活化处理110的效果相应变差，从而导致后续所述第一氧化层350和第二氧化层250之间的键合强度降低；如果所述处理时间过长，则容易对所述第一氧化层350和第二氧化层250表面造成损伤，从而在所述第一氧化层350和第二氧化层250表面形成微缺陷，而且，处理时间过长还会产生过量的羟基，在后续退火处理后，容易产生过量副产物(h2o和h2等)，从而导致退火空洞的产生，反而容易降低后续所述第一氧化层350和第二氧化层250之间的键合强度，此外，工艺时间过长相应还会导致工艺成本的增加。为此，本实施例中，所述等离子体活化处理110的处理时间为0.1分钟至10分钟。

本实施例中，通过将所述等离子体活化处理110的射频功率、工艺压强、反应气体的流量以及处理时间设定在合理范围内，并相互配合，从而在提高处理效率和稳定性、降低工艺成本的同时，提高对所述第一氧化层350和第二氧化层250的活化效果。

本实施例中，所述熔融键合工艺的步骤还包括：在所述等离子体活化处理110(如图3和图4所示)后，对所述第一氧化层350表面和第二氧化层250表面进行去离子水清洗处理；在所述去离子水预清洗处理后，对所第一氧化层350表面和第二氧化层250表面进行干燥处理。

通过所述去离子水清洗处理和干燥处理，以提高所述第一氧化层350和第二氧化层250的表面质量，从而提高所述第一氧化层350和第二氧化层250的键合强度。

具体地，采用去离子水冲洗所述第一氧化层350和第二氧化层250的表面，从而完成所述去离子水清洗处理；在所述去离子水清洗处理后，采用n2吹干所述第一氧化层350和第二氧化层250，从而完成所述干燥处理。

参考图5，本实施例中，所述熔融键合工艺的步骤还包括：在所述干燥处理后，根据所述第二芯片200和第一芯片310的预设相对位置关系，将所述第二氧化层250和第一氧化层350相对设置并贴合，对所述器件晶圆300和第二芯片200施加键合压力，进行预键合处理120。

在所述等离子体活化处理110后，在所述第一氧化层350和第二氧化层250的表面形成未饱和成键的si原子，因此通过所述预键合处理120，使所述第一氧化层350和第二氧化层250实现界面化学键连接。

本实施例中，根据实际工艺需求，将所述第二氧化层250和第一氧化层350相对设置并贴合后，所述第二芯片200与相对应的第一芯片310上下一一对应，且所述第二芯片200和第一芯片310在所述第一氧化层350上的投影相互错开，并对所述器件晶圆300的第一背面302、以及所述承载基板100背向所述第二芯片200的表面施加键合压力，以进行预键合处理120。

其中，通过将所述第二芯片200的芯片背面202临时键合于所述承载基板100上后再进行所述预键合处理120的方式，有利于提高所述多个第二芯片200的受力均匀性，而且，与直接对所述第二芯片200施加键合压力的方案相比，有利于降低所述预键合处理120对所述第二芯片200造成的损伤。

需要说明的是，增加所述预键合处理120的键合压力，有利于提高所述第一氧化层350和第二氧化层250界面的化学键连接效果和强度，但是，如果所述键合压力过大，则反而容易对所述器件晶圆300、第一氧化层350、第二氧化层250和第二芯片200造成不良影响，例如产生变形的问题等。为此，本实施例中，为了使所述第一氧化层350和第二氧化层250有效实现界面化学键连接的同时，降低工艺风险，所述预键合处理120的键合压力为1牛顿至20牛顿。

还需要说明的是，增加所述预键合处理120的处理时间，也有利于提高所述第一氧化层350和第二氧化层250接触面的化学键连接效果和强度，但是，如果所述处理时间过多，反而会造成工艺时间的浪费、效率的下降。为此，本实施例中，为了使所述第一氧化层350和第二氧化层250有效实现界面化学键连接的同时，提高工艺效率，所述预键合处理120的处理时间为1秒至60秒。

本实施例中，所述熔融键合工艺的步骤还包括：在所述预键合处理120后，对所述器件晶圆300和第二芯片200进行退火处理。

通过所述退火处理，使所述第一氧化层350和第二氧化层250接触面发生脱水缩合反应，从而使所述第一氧化层350和第二氧化层250形成si-o-si的共价键结合；由于硅氧键的键能较大，进而提高了所述第一氧化层350和第二氧化层250的键合强度。

其中，所述退火处理的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则容易降低脱水缩合反应的效果，不利于提高所述第一氧化层350和第二氧化层250的键合强度；如果所述工艺温度过高，则容易对形成于所述器件晶圆300和第二芯片200内的器件性能产生不良影响。为此，本实施例中，所述退火处理的工艺温度为200℃至500℃。

本实施例中，所述退火处理的工艺温度较低，因此还有利于减小对形成于器件晶圆300和第二芯片200内的器件性能的影响。

所述退火处理的工艺时间不宜过低，也不宜过高。如果所述工艺时间过短，则难以充分完成所述脱水缩合反应，从而不利于提高所述第一氧化层350和第二氧化层250的键合强度；如果所述工艺时间过长，反而会造成工艺时间浪费、效率降低的问题，而且，将所述器件晶圆300和第二芯片200长期置于退火环境中，工艺风险相应增加。为此，本实施例中，所述退火处理的工艺时间为20分钟至200分钟。

本实施例中，通过将所述退火处理的工艺温度和工艺时间设定在合理范围内，并相互配合，从而在提高键合强度的同时，降低产生副作用的概率。

需要说明的是，由于所述第二芯片200的数量为多个且相互分立，因此，在所述熔融键合工艺的过程中，所述承载基板100用于对所述多个第二芯片200起到支撑作用，降低所述第二芯片200发生脱落的概率，且还便于所述熔融键合工艺的进行。

需要说明的是，在其他实施例中，还可以通过其他方式实现键合，比如：黏着键合或玻璃介质键合。

具体地，黏着键合的键合温度低，且与cmos兼容；使得晶圆黏着键合在异质集成工艺中。具体地黏着键合工艺包括：在芯片和所述晶圆的键合面上形成黏合剂，所述黏合剂通常为聚合物；通过软烘或者预固化聚合物，使所述黏合剂处于未聚合或部分聚合状态；将芯片和晶圆对置于腔室并抽真空，使芯片和晶圆的键合面接触。再通过施压使需要键合的表面紧密键合。

玻璃介质键合指的是，将玻璃焊料印刷在晶圆上形成闭合环，然后将此盖板放入回流炉中进行预烧结。将预烧结完成后的晶圆与芯片对准放置，使芯片位于所述闭合环中，之后放入键合机中进行烧结，形成密封腔。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产。

结合参考图6，在所述熔融键合工艺之后，可以对所述第二芯片200和承载基板100(如图5所示)进行解键合(de-bonding)处理，从而将所述第二芯片200和承载基板100进行分离，以去除所述承载基板100和胶粘层150(如图5所示)。

通过使所述承载基板100和所述第二芯片200进行分离，可以使所述第二芯片200的芯片背面202露出。

本实施例中，所述第二芯片200通过所述胶粘层150临时键合于所述承载基板100，相应地，所述解键合处理的工艺可以为化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光以及湿法剥离中的一种或多种，并根据所述胶粘层150的材料选取相适宜的工艺。

参考图7，去除所述胶粘层150(如图5所示)和承载基板100(如图5所示)后，在所述多个第二芯片200顶面和侧面、所述第一氧化层350和第二氧化层250的侧面、以及所述第二芯片200露出的所述器件晶圆300上保形覆盖绝缘层410；在所述绝缘层410上保形覆盖屏蔽层420。

所述屏蔽层420用于减小外界磁场对所形成封装结构中器件的干扰，从而提高所述封装结构中电路性能的稳定性和可靠性。

为了减小外界磁场的干扰，所述屏蔽层420通常为导体。所述绝缘层410用于实现所述屏蔽层420与第二芯片200、屏蔽层420与器件晶圆300之间的电性绝缘，从而避免所述屏蔽层420对封装结构的电学性能的影响。

本实施例中，所述绝缘层410保形覆盖于所述第二芯片200、所述第一氧化层350和第二氧化层250的侧面、以及所述第二芯片200露出的器件晶圆300上，因此，所述绝缘层410的厚度较小，有利于减小封装结构的厚度和体积。

而且，由于所述第二芯片200与所述器件晶圆300之间具有较高的键合强度，因此，依次形成所述绝缘层410和屏蔽层420后，所形成封装结构整体也能保持较好的可靠性，也有利于保障所述屏蔽层420对所述第二芯片200以及位于所述器件晶圆300中的第一芯片310的抗干扰效果。

需要说明的是，所述绝缘层410的厚度不宜过小，也不宜过大。如果所述绝缘层410的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述绝缘层410的厚度过小，则容易影响所述绝缘层410的绝缘效果。为此，本实施例中，所述绝缘层410的厚度为0.05～5微米。

本实施例中，所述绝缘层410的材料为氧化硅、氮化硅或氮氧化硅。这些材料为半导体制造工艺中常用的绝缘材料，具有良好的工艺兼容性。

实际工艺中，可以通过化学气相沉积工艺或原子层沉积工艺形成所述绝缘层410。

本实施例中，所述屏蔽层420为静电屏蔽层，用于使外界电场终止在所述屏蔽层420的表面上并把电荷传输至地端。相应地，本实施例形成的封装结构在使用过程中，会使所述屏蔽层420与地端相连。

在其他实施例中，所述屏蔽层还可以为电磁屏蔽层，用于减小高频电磁场的影响，使干扰场在所述屏蔽层内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果。

为了实现屏蔽效果，所述屏蔽层420的材料为导体。例如，所述屏蔽层420为金属层或合金层。具体地，所述屏蔽层420的材料可以为银、铜、锡、铝、镍、锌、钨等金属中的一种或多种；或者，所述屏蔽层420的材料还可以是不锈钢等的合金。

实际工艺中，可以通过化学气相沉积或溅射方法形成所述屏蔽层420。

需要说明的是，所述屏蔽层420的厚度不宜过小，也不宜过大。如果所述屏蔽层420的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述屏蔽层420的厚度过小，则屏蔽效果容易受到影响，难以保证所述屏蔽层420对外界磁场的抗干扰效果。为此，本实施例中，所述屏蔽层420的厚度为0.1～10微米。

继续参考图7，在所述屏蔽层420上形成封装层500。

所述封装层500能够起到绝缘、密封以及防潮的作用，可以减小所述第二芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。

本实施例中，形成所述封装层500的步骤包括：通过注塑工艺形成所述封装层500。注塑工艺的填充性能较好，可以使所述封装层500较好地填充于所述多个第二芯片200之间，从而实现良好的绝缘和密封效果。

具体地，所述封装层500的材料为环氧树脂(epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料。

需要说明的是，本实施例中，所述屏蔽层420为静电屏蔽层，需要与地端相连。相应地，在形成封装层500的步骤中，所述封装层500部分地覆盖所述屏蔽层420，从而使所述屏蔽层420的一部分区域露出，所述封装层500所露出的屏蔽层420为接地端，从而为实现所述屏蔽层420与地端电连接提供基础。

本实施例封装方法还包括：在形成所述封装层500之后，通过所述器件晶圆300的晶圆背面302对所述器件晶圆300进行减薄处理，并在减薄后的器件晶圆300中形成硅通孔互连结构，在此不做详述。

相应的，本发明还提供一种晶圆级封装结构。继续参考图7，示出了本发明晶圆级封装结构一实施例的结构示意图。

所述封装结构包括：器件晶圆300；多个第二芯片200，通过熔融键合工艺键合于所述器件晶圆300上；绝缘层410，保形覆盖于所述多个第二芯片200的顶面和侧面、所述第一氧化层350和第二氧化层250的侧面、以及所述第二芯片200露出的所述器件晶圆300上；屏蔽层420，保形覆盖于所述绝缘层410；封装层500，位于所述屏蔽层420上。

本实施例中，所述封装结构为晶圆级系统封装结构，从而能够大幅减小所述封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

所述器件晶圆300为完成器件制作的晶圆。本实施例中，所述器件晶圆300的半导体衬底为硅衬底。

本实施例中，所述器件晶圆300中具有多个第一芯片310，所述多个第一芯片310可以为同一类型或不同类型的芯片。具体地，所述器件晶圆300中靠近所述第一芯片310的面为晶圆正面301，与所述晶圆正面301相背的面为晶圆背面302。

需要说明的是，所述器件晶圆300可以采用集成电路制作技术所制成，所述器件晶圆300主要包括半导体衬底、位于所述半导体衬底上的nmos器件和pmos器件等器件，位于所述器件上的介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆300中集成有多个第一芯片310。

还需要说明的是，为了便于图示，本实施例仅示意出三个第一芯片310。但所述第一芯片310的数量不仅限于三个。

本实施例中，所述第二芯片200作为所述晶圆级系统封装结构中的集成芯片，本实施例封装结构为异质集成，相应地，所述多个第二芯片200可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。

因此所述多个第二芯片200的功能不同，且所述第二芯片200的数量与所述第一芯片310的数量相同。

所述第二芯片200可以采用集成电路制作技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。在其他实施例中，还可以根据实际工艺需求，选取其他功能的芯片。

需要说明的是，所述多个第二芯片200可以通过对不同功能的多个晶圆进行切割所获得，因此所述第二芯片200通常也包括半导体衬底、位于所述半导体衬底上的nmos器件和pmos件等器件，还包括位于所述器件上的介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构。本实施例中，所述第二芯片200的半导体衬底也为硅衬底。

具体地，所述第二芯片200中形成有焊盘(图未示)，用于实现所述第二芯片200与其他电路的电性连接。所述第二芯片200中形成有焊盘的面为芯片正面201，与所述芯片正面201相背的面为芯片背面202。

还需要说明的是，为了便于图示，本实施例仅示意出三个第二芯片200。但所述第二芯片200的数量不仅限于三个。

本实施了中，所述多个第二芯片200通过熔融键合工艺键合于所述器件晶圆300上，因此所述第二芯片200和所述器件晶圆300之间具有较高的键合强度。

在其他实施例中，还可以通过黏合键合或玻璃介质键合等实现第二芯片200和器件晶圆300的键合。

具体地，黏着键合的键合温度低，且与cmos兼容；使得晶圆黏着键合在异质集成工艺中。具体地黏着键合工艺包括：在芯片和所述晶圆的键合面上形成黏合剂，所述黏合剂通常为聚合物；通过软烘或者预固化聚合物，使所述黏合剂处于未聚合或部分聚合状态；将芯片和晶圆对置于腔室并抽真空，使芯片和晶圆的键合面接触。再通过施压使需要键合的表面紧密键合。

玻璃介质键合指的是，将玻璃焊料印刷在晶圆上形成闭合环，然后将此盖板放入回流炉中进行预烧结。将预烧结完成后的晶圆与芯片对准放置，使芯片位于所述闭合环中，之后放入键合机中进行烧结，形成密封腔。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产。

本实施例中，所述器件晶圆300的表面上形成有多个第一氧化层350，所述第二芯片200朝向所述器件晶圆300的面上形成有第二氧化层250。

所述第一氧化层350和第二氧化层250通过熔融键合工艺相键合，即所述第二芯片200通过所述第一氧化层350和第二氧化层250以熔融键合的方式键合于所述器件晶圆300上，因此所述器件晶圆300和第二芯片200的键合强度较高，所述封装结构的可靠性相应较高。

具体地，所述第一氧化层350和第二氧化层250的材料相同，从而在所述熔融键合工艺中实现共价键结合的效果。

本实施例中，所述第一氧化层350和第二氧化层250的材料为氧化硅，即所述第二芯片200与所述器件晶圆300通过氧化硅-氧化硅熔融键合的方式实现物理连接。

氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响；而且，所述第一氧化层350和第二氧化层250的接触面通过si-o-si的共价键实现结合，由于硅氧键的键能较大，因此能有效提高所述第二芯片200和器件晶圆300的键合强度。

在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧。

本实施例中，为了降低形成所述封装结构的工艺难度，所述第一氧化层350和第二氧化层250的厚度相等。但是，所述第一氧化层350和第二氧化层250的厚度不宜过小，也不宜过大。如果所述厚度过小，则容易降低所述第一氧化层350和第二氧化层250的厚度均一性和质量；如果所述厚度过大，相应导致所述封装结构的整体厚度过大，不利于工艺集成度的提高。为此，本实施例中，所述第一氧化层350和第二氧化层250的厚度均为至

需要说明的是，本实施例中，根据实际工艺需求，所述第一氧化层350位于所述第一芯片310之间的晶圆正面301上。相应的，所述第二芯片200与所述器件晶圆300中的第一芯片310相互错开，也就是说，所述第二芯片200在所述器件晶圆300上的投影与所述第一芯片310不重合。通过使所述第二芯片200与所述器件晶圆300中的第一芯片310相互错开，从而使所述绝缘层410和屏蔽层420还能覆盖于所述第一芯片310上，有利于提高所述屏蔽层420的屏蔽效果。

在其他实施例中，所述第一氧化层还可以位于所述第一芯片上，即所述第一氧化层全面覆盖所述晶圆正面。相应的，所述第二芯片与所述器件晶圆中的第一芯片还可以相互对准，也就是说，所述第二芯片在所述器件晶圆上的投影与所述第一芯片相重合。此时，所述绝缘层和屏蔽层覆盖于所述第二芯片上，也能起到较好的屏蔽效果。

本实施例中，所述第二芯片200的芯片正面201朝向所述器件晶圆300，因此，所述第二氧化层250位于所述芯片正面201。在其他实施例中，所述第二氧化层还可以位于所述芯片背面。

所述屏蔽层420用于减小外界磁场对所形成封装结构中器件的干扰，从而提高所述封装结构中电路性能的稳定性和可靠性。其中，为了减小外界磁场的干扰，所述屏蔽层420通常为导体。

所述绝缘层410保形覆盖于所述第二芯片200的顶面和侧面、所述第一氧化层350和第二氧化层250的侧面、以及所述第二芯片200露出的器件晶圆300上，所述屏蔽层420保形覆盖于所述绝缘层410，所述绝缘层410用于实现所述屏蔽层420与第二芯片200、屏蔽层420与器件晶圆300之间的电性绝缘，从而避免所述屏蔽层420对封装结构的电学性能的影响。

其中，由于所述绝缘层410和所述屏蔽层420是通过保形覆盖的方式覆盖于所述第二芯片200、所述第一氧化层350和第二氧化层250的侧面、以及所述第二芯片200露出的器件晶圆300上，因此所述绝缘层410的厚度较小，不会过多的增加所述封装结构的体积和厚度，从而使所述封装结构在不容易受外界磁场影响的同时具有较小的体积和厚度。

而且，由于所述第二芯片200和器件晶圆300之间具有较高的键合强度，即所述封装结构整体也能保持较好的封装可靠性，也有利于保障所述屏蔽层420对所述第二芯片200以及位于器件晶圆300中的第一芯片310的抗干扰效果。

需要说明的是，所述绝缘层410的厚度不宜过小，也不宜过大。如果所述绝缘层410的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述绝缘层410的厚度过小，则容易影响所述绝缘层410的绝缘效果。为此，本实施例中，所述绝缘层410的厚度为0.05～5微米。

本实施例中，所述绝缘层410的材料为氧化硅、氮化硅或氮氧化硅。这些材料为半导体制造工艺中常用的绝缘材料，具有良好的工艺兼容性。

本实施例中，所述屏蔽层420为静电屏蔽层，用于使外界电场终止在所述屏蔽层420的表面上并把电荷传输至地端。相应地，本实施例所述封装结构在使用过程中，会使所述屏蔽层420与地端相连。

在其他实施例中，所述屏蔽层还可以为电磁屏蔽层，用于减小高频电磁场的影响，使干扰场在所述屏蔽层内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果。

为了实现屏蔽效果，所述屏蔽层420的材料为导体。例如，所述屏蔽层420为金属层或合金层。具体地，所述屏蔽层420的材料为银、铜、锡、镍、铝、锌和钨材料中的一种或多种；或者，所述屏蔽层420的材料还可以是不锈钢等的合金。

需要说明的是，所述屏蔽层420的厚度不宜过小，也不宜过大。如果所述屏蔽层420的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述屏蔽层420的厚度过小，则屏蔽效果容易受到影响，难以保证所述屏蔽层420对外界磁场的抗干扰效果。为此，本实施例中，所述屏蔽层420的厚度为0.1～10微米。

所述封装层500能够起到绝缘、密封以及防潮的作用，可以减小所述第二芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。

本实施例中，所述封装层500为注塑层，所述封装层500位于所述屏蔽层420上，且填充于所述第二芯片200之间，注塑工艺的填充性能较好，从而能够实现良好的绝缘和密封效果。

具体地，所述封装层500的材料为环氧树脂(epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料。

需要说明的是，本实施例中，所述屏蔽层420为静电屏蔽层，需要与地端相连。相应地，所述封装层500部分覆盖所述屏蔽层420，从而使所述屏蔽层420的一部分区域露出，且所述封装层500所露出的屏蔽层420为接地端，用于与地端电连接。

还需要说明的是，本实施例中，所述器件晶圆300为经过晶圆减薄处理后的晶圆，所述减薄后的器件晶圆300中还形成有硅通孔互连结构(图未示)，本实施例在此不做详述。

本实施例所述封装结构可以采用前述实施例所述的封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述封装结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。