集成电路、半导体结构及其制造方法与流程

本发明涉及半导体技术领域，尤其涉及一种集成电路、半导体结构及其制造方法。

背景技术：

半导体器件用于各种电子应用，例如个人计算机，蜂窝电话(cellphone)，数码相机和其他电子设备。半导体器件通常通过在半导体基板上按顺序地沉积绝缘或介电层，导电层和半导体材料层，并使用光刻图案化各种材料层以在半导体基板上形成电路部件和元件来制造。

由于各种电子元件(例如晶体管，二极管，电阻器，电容器等)的集成密度(integrationdensity)的改善，半导体工业经历了快速增长。在大多数情况下，这种集成密度的改善来自于缩小半导体制程节点(node)，例如半导体制程从16纳米缩小到10纳米。

随着对小型化，更高速度，更大带宽，更低功耗和更低延迟的日益增长的需求，芯片布局变得更加复杂并且更加难以在半导体晶粒的生产制造中实现。例如，其中的困难之一是布线(routing)区域逐渐减少。

技术实现要素：

有鉴于此，本发明提供一种半导体封装结构，以增加布线区域，方便布线并降低布线的复杂性。

根据本发明的第一方面，公开一种半导体结构，包括：

浅沟槽隔离区域，在基板的阱区域上；

多个晶体管，每个晶体管包括：

至少一个鳍片，形成在所述阱区域上，并沿第一方向延伸；

栅电极，形成在所述鳍片上并沿垂直于所述第一方向的第二方向延伸；以及

掺杂区域，形成在所述鳍片上；以及

所述半导体结构还包括：

电源轨，形成在所述浅沟槽隔离区域中并且在所述晶体管的掺杂区域的下层级，并且沿所述第一方向延伸；

其中每个掺杂区域电连接到所述电源轨，以形成相应的晶体管的源极区域，并且所述电源轨电连接到所述基板的阱区域。

根据本发明的第二方面，公开一种集成电路，包括：

基板；

n型阱区域，在所述基板上；

p型阱区域，在所述基板上；

浅沟槽隔离区域，在所述p型阱区域和所述n型阱区域上；

层间介电层，在所述浅沟槽隔离区域区域上；

至少一个pmos晶体管，形成在所述n型阱区域上方；以及

至少一个nmos晶体管，形成在所述p型阱区域上方，其中所述pmos晶体管通过所述浅沟槽隔离区域和所述层间介电层与所述nmos晶体管分隔开；

所述集成电路还包括：

vdd线，形成在所述n型阱区域上方和所述层间介电层的下层级的所述浅沟槽隔离区域中，并且电连接到所述pmos晶体管的源极区域；以及

vss线，形成在所述p型阱区域上方和所述层间介电层的下层级的所述浅沟槽隔离区域中，并且电连接到所述nmos晶体管的源极区域。

根据本发明的第三方面，公开一种半导体结构的制造方法，包括：

提供基板；

在所述基板上的阱区域上形成至少一个鳍片和至少一个虚设鳍片，其中所述鳍片和所述虚设鳍片与第一方向平行，所述虚设鳍片比所述鳍片宽；

在所述基板上形成浅沟槽隔离区域，其中所述鳍片和所述虚设鳍片通过所述浅沟槽隔离区域彼此分隔开；

去除所述虚设鳍片以在所述浅沟槽隔离区域中形成沟槽；以及

使用所述沟槽在所述阱区域上形成电源轨。

本发明提供的半导体结构由于电源轨形成在所述浅沟槽隔离区域中并且在所述晶体管的掺杂区域的下层级，充分利用了浅沟槽隔离区域的空间，嵌入后的电源轨不占用浅沟槽隔离区域之外的区域和空间，可以使用连接到嵌入式电源轨的源极/漏极接触上方的更大区域用于布线，从而留出更多用于布线的区域和空间，使布线更加方便、简易和容易操作，同时降低了布线复杂性并加速了ic的设计。

在阅读了随后以不同附图展示的优选实施例的详细说明之后，本发明的这些和其它目标对本领域普通技术人员来说无疑将变得明显。

附图说明

图1a-1e示出了根据本发明实施例的半导体结构不同层级的布局的框图；

图2示出了根据本发明实施例的沿图1e的剖面线aa-a的半导体结构的剖视图；

图3a-3h示出了根据本发明实施例的形成半导体结构的各个阶段的横截面表示。

具体实施方式

在说明书和随后的权利要求书中始终使用特定术语来指代特定组件。正如本领域技术人员所认识到的，制造商可以用不同的名称指代组件。本文件无意于区分那些名称不同但功能相同的组件。在以下的说明书和权利要求中，术语“包括”和“包括”被用于开放式类型，因此应当被解释为意味着“包括，但不限于...”。此外，术语“耦合”旨在表示间接或直接的电连接。因此，如果一个设备耦合到另一设备，则该连接可以是直接电连接，或者经由其它设备和连接的间接电连接。

以下描述是实施本发明的最佳设想方式。这一描述是为了说明本发明的一般原理而不是用来限制的本发明。本发明的范围通过所附权利要求书来确定。

下面将参考特定实施例并且参考某些附图来描述本发明，但是本发明不限于此，并且仅由权利要求限制。所描述的附图仅是示意性的而并非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被夸大，而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。

此外，本文可以使用空间相对术语，例如“下方”，“上方”等，以便于描述如图所示的一个元件或特征与另一个元件或特征之关的关系。

图1a-1e示出了半导体结100不同层级的布局的框图，同时也示出了集成电路(ic)不同层级的布局的特征，为了清楚起见，连续地描述了这些特征。

在图1a中，p型阱区域15_1设置在半导体结构100的中间，并且两个n型阱区域10_1和10_2位于p型阱区域15_1的两侧。鳍片20_1和20_2形成在n型阱区域10_1上，鳍片20_3、20_4、20_5和20_6形成在p型阱区域15_1上，并且鳍片20_7和20_8形成在n型阱区域10_2上。鳍片20_1至20_8均与x方向平行。

在图1b中，栅电极30_1至30_17(包括栅电极30_1、30_2、30_3、30_4、30_5、30_6、30_7、30_8、30_9、30_10、30_11、30_12、30_13、30_14、30_15、30_16和30_17)与y方向平行布置，并且y方向垂直于x方向。半导体结构中包括多个pmos晶体管p1至p6(包括晶体管p1、p2、p3、p4、p5和p6)，其中pmos晶体管p1至p6分别包括对应的栅电极30_1至30_6和下面的鳍片20_1和20_2，当然还可以包括在图1b未示出的位于鳍片20_1和20_2上的掺杂区域(形成源极区域和漏极区域)，这样pmos晶体管p1至p6就形成在n型阱区域10_1的上方。此外，半导体结构中还包括多个nmos晶体管n1至n6(包括晶体管n1、n2、n3、n4、n5和n6)，其中nmos晶体管n1至n6分别包括对应的栅电极30_2、30_4和30_7至30_9和下面的鳍片20_3和20_4，当然还可以包括在图1b未示出的位于鳍片20_3和20_4上的掺杂区域(形成源极区域和漏极区域)，这样nmos晶体管n1至n6就形成在p型阱区域15_1的上方；并且半导体结构中还包括数个nmos晶体管n7至n12(包括晶体管n7、n8、n9、n10、n11和n12)，其中nmos晶体管n7至n12分别包括对应的栅电极30_10至30_15和下面的鳍片20_5和20_6，当然还可以包括在图1b未示出的位于鳍片20_5和20_6上的掺杂区域(形成源极区域和漏极区域)，这样nmos晶体管n7至n12就形成在p型阱区域15_1的上方。此外，半导体结构中还包括多个pmos晶体管p7至p12(包括晶体管n7、n8、n9、n10、n11和n12)，其中pmos晶体管p7至p12分别包括对应的栅电极30_10至30_12，30_14，30_16和30_17和下面的鳍片20_7和20_8，当然还可以包括在图1b未示出的位于鳍片20_7和20_8上的掺杂区域(形成源极区域和漏极区域)，这样pmos晶体管p7至p12就形成在n型阱区域10_2的上方。在本实施例中，pmos晶体管p1至p12和nmos晶体管n1至n12是双鳍式场效应晶体管(fet，dual-finfieldeffecttransistor)，例如包括两个鳍片20_1和20_2，两个鳍片20_3和20_4，两个鳍片20_5和20_6，两个鳍片20_7和20_8。在一些实施例中，pmos晶体管p1至p12和nmos晶体管n1至n12是单鳍fet(single-finfet)，例如仅包括鳍片20_1而未设有鳍片20_2，仅包括鳍片20_4而未设有鳍片20_3，仅包括鳍片20_5而未设有鳍片20_6，仅包括鳍片20_7而未设有鳍片20_8。在一些实施例中，栅电极30_1至30_17下方的鳍片的数量可以相同或不同。此外，每个栅电极能够通过ic中的相应的栅极接触(也称为接触插塞)连接到上层级(overlyinglevel)，例如连接到下述的导线60_1至60_6或/和通孔65_1至65_8。

在图1b中，栅电极30_2由pmos晶体管p2和nmos晶体管n2共享。栅电极30_4由pmos晶体管p4和nmos晶体管n4共享。栅电极30_6由pmos晶体管p6和nmos晶体管n6共享。栅电极30_10由pmos晶体管p7和nmos晶体管n7共享。栅电极30_11由pmos晶体管p8和nmos晶体管n8共享。栅电极30_12由pmos晶体管p9和nmos晶体管n9共享。栅电极30_14由pmos晶体管p11和nmos晶体管n11共享。

在图1c中，电源轨(powerrail)40_1至40_3(包括电源轨40_1、40_2和40_3)与x方向平行布置，并形成在ic制造的前段(feol，frontendofline)制程中。与由ic制造的后段(beol，backendofline)制程中形成的金属层所形成的传统电源轨相比，电源轨40_1至40_3是嵌入在浅沟槽隔离(sti，shallowtrenchisolation)区域中的掩埋电源轨，因此电源轨不占用布线空间，可以使用连接到嵌入式电源轨的源极/漏极接触上方的更大区域用于布线，从而降低了布线复杂性并加速了ic的设计。电源轨40_1形成在n型阱区域10_1上方，并且配置为电连接到正极电源线(例如vdd线)。类似地，电源轨40_3形成在n型阱区域10_2上方，并且配置为电连接到正极电源线(例如vdd线)。电源轨40_2形成在p型阱区域15_1上方，并且配置为电连接到接地线(例如vss线)。

在图1d中，源极/漏极接触(contact)50_1至50_22(包括源极/漏极接触50_1、50_2、50_3、50_4、50_5、50_6、50_7、50_8、50_9、50_10、50_11、50_12、50_13、50_14、50_15、50_16、50_17、50_18、50_19、50_20、50_21和50_22)与y方向平行布置。每个源极/漏极接触设置在两个相邻的栅电极之间。例如，源极/漏极接触50_1设置在栅电极30_1和30_2之间，源极/漏极接触50_2设置在栅电极30_2和30_3之间。因此，栅电极30_2设置在源极/漏极接触50_1和50_2之间。此外，如同栅电极能耦合到相应的栅极接触，每个源极/漏极接触(也称为“接触”)能够将相应的晶体管的源极/漏极区域(例如，图2所示的p型掺杂区域25_1，25_2以及n型掺杂区域27_1，27_2)连接到上层级(例如下述的导线60_1至60_6或/和通孔65_1至65_8)。需要说明的是，在未确定晶体管的类型(例如为pmos晶体管或nmos晶体管)时，晶体管的源极区域和漏极区域并没有确定下来，因此晶体管的源极/漏极区域中的任何一个均可作为源极区域，而另一个相应的作为漏极区域。同样的，在未确定晶体管的类型时，源极接触和漏极接触也不能确定下来。而当确定了晶体管的类型时，就可以将相应的源极区域连接到电源轨，而另一端就是漏极区域了，而相应的，与源极区域连接或耦合的就是源极接触，与漏极区域连接或耦合的就是漏极接触。所以对于一个源极/漏极区域来说，可能是源极区域也可能是漏极区域，同时对于一个源极/漏极接触来说，可能是源极接触也可能是漏极接触，这需要根据晶体管的类型(例如为pmos晶体管或nmos晶体管)确定。当然在确定晶体管的类型之后，对应的电源轨的电源类型(例如为vdd线或vss线)也需要相应的确定下来。例如对于pmos晶体管，它的源极区域是连接到vdd线的，因此pmos晶体管的电源轨是连接到vdd线的。对于nmos晶体管，它的源极区域是连接到vss线的，因此nmos晶体管的电源轨是连接到vss线的。例如本实施例中，对于pmos晶体管p2，已经确定晶体管p2为pmos晶体管，因此源极区域连接的是vdd线(例如电源轨40_1连接到vdd线)，而我们可以看到源极/漏极接触50_1连接到了电源轨40_1(例如通过下述的下延伸接触55连接到电源轨40_1)，因此可以确定与源极/漏极接触50_1连接的是pmos晶体管p2的源极区域(该源极区域通过源极/漏极接触50_1连接到了电源轨40_1)，此时也可以确定源极/漏极接触50_1就是源极接触。同时可知源极/漏极接触50_2就是漏极接触，并且与源极/漏极接触50_2(漏极接触)连接的是pmos晶体管p2的漏极区域。因此，综上所述，pmos晶体管p2的栅极区域可以是栅电极30_2，源极区域耦合到源极/漏极接触50_1(源极接触)以及漏极区域耦合到源极/漏极接触50_2(漏极接触)，也就是说，对于pmos晶体管p2，它的源极区域与源极/漏极接触50_1(源极接触)电连接，并且位于源极/漏极接触50_1(源极接触)的一侧，它的漏极区域与源极/漏极接触50_2(漏极接触)电连接，并且位于源极/漏极接触50_2(漏极接触)的一侧。此外源极/漏极接触50_1至50_22可采用导电材料。

在图1d中，源极/漏极接触50_1和50_4在电源轨40_1上方延伸并且通过下延伸接触55向下连接到电源轨40_1。以pmos晶体管p1为例，pmos晶体管p1包括栅电极30_1和下面的鳍片20_1和20_2，以及在图1d中未示出的源极区域(例如图2所示的p型掺杂区域25_1，25_2)和漏极区域(例如图2所示的p型掺杂区域25_1，25_2)，其中源极区域和漏极区域可以分别在栅电极30_1的两侧，而由于源极/漏极接触50_1与电源轨40_1电连接，因此可以确定源极/漏极接触50_1所在的一侧可以设置为pmos晶体管p1的源极区域所在的一侧，该源极区域与源极/漏极接触50_1电连接(此时可以确定源极/漏极接触50_1为源极接触)，从而电连接到电源轨40_1。类似的，可以确定pmos晶体管p2的源极区域也在源极/漏极接触50_1的一侧，并且与源极/漏极接触50_1(此时可以确定源极/漏极接触50_1为源极接触)电连接，从而电连接到电源轨40_1。此外，类似的，pmos晶体管p4的源极区域可以在源极/漏极接触50_4的一侧，并且与源极/漏极接触50_4(此时可以确定源极/漏极接触50_4为源极接触)电连接，从而电连接到电源轨40_1；pmos晶体管p5的源极区域可以在源极/漏极接触50_4(此时可以确定源极/漏极接触50_4为源极接触)的一侧，并且与源极/漏极接触50_4电连接，从而电连接到电源轨40_1。因此pmos晶体管p1，p2，p4和p5的源极区域通过电源轨40_1和相应的源极/漏极接触耦合到正极电源线(例如vdd线)。例如，对于pmos晶体管p1，pmos晶体管p1的源极区域通过源极/漏极接触50_1(源极接触)耦合到电源轨40_1。类似地，源极/漏极接触50_18，50_20和50_22(均为源极接触)在电源轨40_3上方延伸并通过下延伸接触55向下连接到电源轨40_3，因此pmos晶体管p8至p12的源极区域通过电源轨40_3和相应的源极/漏极接触(源极接触)耦合到正极电源线(例如vdd线)。此外，源极/漏极接触50_7和50_10延伸以穿过电源轨40_2并通过下延伸接触55向下连接到电源轨40_2(此时可以确定源极/漏极接触50_7和50_10均为源极接触)，因此nmos晶体管n1，n2，n4，n5，n7，n8，n10和n11的源极区域通过电源轨40_2和相应的源极/漏极接触(源极接触)耦合到接地线(例如vss线)。例如，对于nmos晶体管n11，nmos晶体管n11的源极区域通过源极/漏极接触50_10(此时可以确定源极/漏极接触50_10为源极接触)耦合到电源轨40_2。

在图1e中，导线60_1至60_6(包括导线60_1、60_2、60_3、60_4、60_5和60_6)与x方向平行布置。为了简化描述，在图1e中仅示出了导线60_1至60_6，并且省略了其他导线(例如其他连接上下层级之间的导线)。导线60_1设置在电源轨40_1上方，并且导线60_1通过通孔65_1和65_2以及对应的源极/漏极接触50_1和50_4(均为源极接触)耦接到电源轨40_1，其中导线60_1可以提供源极电压，例如通过与电源轨40_1的连接为晶体管p1和p2提供源极电压，源极/漏极接触50_2可以连接到晶体管p2的漏极区域(此时可以确定源极/漏极接触50_2为漏极接触)，晶体管p2的漏极区域可以通过源极/漏极接触50_2(漏极接触)连接到其他晶体管的栅电极或其他晶体管的源极区域，或者接地，或者连接到其他位置等。此外，通孔65_1和65_2设置在下延伸接触55上方。通孔65_3连接在栅电极30_1和导线60_2之间，用于将pmos晶体管p1的栅极区域(例如栅电极30_1)电连接到导线60_2，其中导线60_2可以提供栅极电压，例如为晶体管p1提供栅极电压。通孔65_4连接在栅电极30_2和导线60_3之间，用于将pmos晶体管p1和nmos晶体管n2的栅极区域(例如栅电极30_2)电连接到导线60_3，其中导线60_3可以提供栅极电压，例如为晶体管p2提供栅极电压。通孔65_5连接在源极/漏极接触50_8(漏极接触)和导线60_4之间，用于将nmos晶体管n2的漏极区域电连接到导线60_4。导线60_5设置在电源轨40_2上方，并且导线60_5通过通孔65_6和65_7以及相应的源极/漏极接触50_7和50_10(均为源极接触)耦合到电源轨40_2，其中导线60_5可以提供源极电压，例如为晶体管n2提供源极电压。此外导线60_4连接到晶体管n2的漏极区域，晶体管n2的漏极区域可以通过导线60_4连接到其他晶体管的栅电极或其他晶体管的源极区域，或者连接到其他位置。本实施例中晶体管的漏极区域可以根据需要连接到具体所需的位置，例如连接到其他晶体管的栅电极、源极区域或接地，或连接到其他位置等等，因此漏极区域的连接并没有具体的限制。此外，通孔65_6和65_7设置在下延伸接触55上方。

在图1e中，导线60_6设置在电源轨40_3上方，并且导线60_6通过通孔65_8和对应的源极/漏极接触50_20电连接到电源轨40_3，导线60_6可以提供源极电压，例如为晶体管p10和p11提供源极电压(此时可以确定源极/漏极接触50_20为源极接触)。此外在图1d和图1e中省略了一些联机，例如源极/漏极接触50_5(漏极接触)可以连接到电源轨40_1，源极/漏极接触50_12可以连接到电源轨40_2(这样源极/漏极接触50_12可为源极接触)，源极/漏极接触50_15可以连接到电源轨40_3等等。此外，通孔65_8设置在电源轨40_3上的下延伸接触55中的一个之上。在本实施例中，仅使用通孔65_8将导线60_6连接到电源轨40_3。然而，源极/漏极接触50_18和50_22通过相应的下延伸接触55连接到电源轨40_3。因此，源极/漏极接触50_18和50_22(均为源极接触)也电连接到导线60_6。由于没有通孔且没有导电线(或导线)布置在源极/漏极接触50_18和50_22(均为源极接触)上，而且导线60_6的尺寸小于电源轨40_3的尺寸(例如导线60_6的长度小于电源轨40_3的长度，当然宽度也可以小于)，导线60_6没有覆盖到源极/漏极接触50_18和50_22(均为源极接触)上方的区域，所以源极/漏极接触50_18和50_22(均为源极接触)上方的区域可用于为不同于电力线(例如vdd线或vss线)的信号线(例如用于传送数据信号的导线)提供额外的布线区域，从而降低布局复杂性。此外，导线60_1和60_5也可以将尺寸设计的较小，例如使导线60_1的尺寸(例如长度和/或宽度)小于(或显著小于)电源轨40_1的尺寸(例如长度和/或宽度)，使导线60_5的尺寸(例如长度和/或宽度)小于(或显著小于)电源轨40_2的尺寸(例如长度和/或宽度)。例如导线60_1包括两部分，两部分的尺寸均与通孔55的尺寸大致相同(也可以小于或稍大于)，从而连接到电源轨40_1即可。这样就可以通过缩小导线的尺寸来减少导线占用的区域和空间，从而为其他的布线留下更多的区域，方便布线。此外，导线60_6和60_1通过导电线60_6和60_1上方的上导线和上导线之间的通孔耦合在一起。

图2示出了根据本发明的实施例的沿图1e的剖面线aa-a的半导体结构100的横截面图。n型阱区域10_1和p型阱区域15_1形成在基板210上。在一些实施例中，基板210是si(硅)基板。鳍片20_1和20_2形成在n型阱区域10_1上。在一些实施例中，鳍片20_1和20_2包括适当浓度的掺杂剂(例如n型掺杂剂，如磷(例如31p)，砷或它们的组合)。鳍片20_3和20_4形成在p型阱区域15_1上。在一些实施例中，鳍片20_3和20_4包括适当浓度的掺杂剂(例如p型掺杂剂，如硼(例如10b或/和11b)，氟化硼(bf2)或它们的组合)。鳍片20_1至20_4通过浅沟槽隔离(sti，shallowtrenchisolation)区域220彼此分隔开。

电源轨40_1形成在n型阱区域10_1上，并且电源轨40_2形成在p型阱区域15_1上。电源轨40_1和40_2通过sti区域220与鳍片20_1至20_4分隔开。此外，电源轨40_1和40_2与sti区域220，n型阱区域10_1和p型阱区域15_1由屏障层45分隔开。屏障层45可采用导电材料，因此电源轨40_1与n型阱区域10_1之间电连接，电源轨40_2与p型阱区域15_1之间电连接。屏障层45可以是金属材料，可以防止物质(例如掺杂剂等)的扩散。

在sti区域220上方形成层间介电(ild，inter-layerdielectric)层230。ild层230可以由例如磷硅酸盐玻璃(psg，phospho-silicateglass)，硼硅酸盐玻璃(bsg，boro-silicateglass)，硼掺杂的磷硅酸盐玻璃(bpsg，boron-dopedphospho-silicateglass)，四乙基正硅酸盐(teos，tetraethylorthosilicate)氧化物等形成。p型掺杂区域25_1和25_2形成鳍片20_1和20_2上的源极/漏极区域(例如为pmos晶体管p1的源极/漏极区域(此时可以确定为源极区域)，与源极/漏极接触50_1(此时可以确定为源极接触)电连接，当然图2是沿图1e中aa-a截取的，因此图2中显示的p型掺杂区域25_1和25_2可以是源极区域)，并且n型掺杂区域27_1和27_2形成鳍片20_3和20_4上的源极/漏极区域(例如为pmos晶体管n1的源极/漏极区域(此时可以确定为源极区域)，与源极/漏极接触50_7(此时可以确定为源极接触)电连接，当然图2是沿图1e中aa-a截取的，因此图2中显示的n型掺杂区域27_1和27_2可以是源极区域)。在一些实施例中，n型掺杂区域27_1和27_2的材料包括外延(epitaxy)轮廓。外延轮廓的材料选自含sip物质，含sic物质，sipc，sias，si或它们的组合。此外，p型掺杂区域25_1和25_2的材料包括外延轮廓。外延轮廓的材料选自含sige物质，含sigec物质，含ge物质或它们的组合。

源极/漏极接触50_1(源极接触)形成在与鳍片20_1和20_2对应的p型掺杂区域25_1和25_2的周围。源极/漏极接触50_1(源极接触)通过下延伸接触55电连接到电源轨40_1。类似地，源极/漏极接触50_7(源极接触)形成在与鳍片20_3和20_4对应的n型掺杂区域27_1和27_2的周围。在一些实施例中，源极/漏极接触50_1(源极接触)形成在p型掺杂区域25_1和25_2之上，并且源极/漏极接触50_7(源极接触)形成在n型掺杂区域27_1和27_2之上。源极/漏极接触50_7(源极接触)通过下延伸接触55电连接到电源轨40_2。源极/漏极接触50_1和50_7(均为源极接触)以及相应的下延伸接触55与ild层230和sti区域220由阻挡层235分隔开，阻挡层235可采用绝缘材料。应该注意，n型掺杂区域27_1和27_2以及p型掺杂区域25_1和25_2形成在ild层230中，并且电源轨40_1和40_2形成在sti区域220中。因此，电源轨40_1和40_2设置在n型掺杂区域27_1和27_2以及p型掺杂区域25_1和25_2的下层级。

在ild层230上方形成金属间介电(imd，inter-metallizationdielectric)层240。在imd层240中形成通孔65_1和65_6以及导电线60_1至60_5。在一些实施例中，导电线60_1至60_5是金属线。源极/漏极接触50_1(源极接触)通过通孔65_1电连接到导线60_1，因此电源轨40_1上方的导线60_1电连接到电源轨40_1。类似地，源极/漏极接触50_7(源极接触)通过通孔65_6电连接到导线60_5，因此电源轨40_2上方的导线60_5电连接到电源轨40_2。

本实施例提供了半导体结构及其制造方法。图3a-3h示出了根据本发明实施例的形成半导体结构的各个阶段的截面图。

参考图3a，本实施例提供了基板210。基板210可以由硅或其他半导体材料制成。在一些实施例中，基板210是晶圆(wafer)。接着，在基板210上形成n型阱区域10_1和p型阱区域15_1。在一些实施例中，n型阱区域10_1可以掺杂有n型掺杂剂，例如磷(p)或者砷(as)，并且p型阱区域15_1可以掺杂有p型掺杂剂，例如硼或bf2。接着，在n型阱区域10_1和p型阱区域15_1上形成多个鳍片20和多个虚设(dummy)鳍片20d。此外，sti区域220形成在n型阱区域10_1和p型阱区域15_1之上。sti区域220是隔离结构，用于限定并且电性隔离鳍片20和虚设鳍片20d(例如包括电性隔离鳍片20与鳍片20、鳍片20与虚设鳍片20d、虚设鳍片20d与虚设鳍片20d等)。应该注意，虚设鳍片20d可以比鳍片20宽，即宽度w2>宽度w1，这样可以让之后形成电源轨较宽，从而使电源轨的电阻较小，提高电源的利用率。此外，每个鳍片20用于在半导体结构中形成晶体管，并且每个虚设鳍片20d用于形成嵌入在sti区域220中的电源轨。在后续的制程中，虚设鳍片会被移除，再填入电源轨的金属材料，因此电源轨的形成的位置就在之前虚设鳍片所在位置，这样就提前将电源轨的形成位置进行了定位，形成所谓的自我对准的制程，使电源轨的位置可以提前预设，更加精确以及方便制造。

如图3b所示，在半导体结构上完成ild平坦化。p型掺杂区域25形成在n型阱区域10_1上方的鳍片20上。此外，n型掺杂区域27形成在p型阱区域15_1上方的鳍片20上。在sti区域220上形成ild层230。在虚设鳍片20d和ild层230之间形成间隔物237。之后在半导体结构上执行ild平坦化。

在图3c中，在虚设鳍片20d上方形成ild层230的多个开口250。此外，去除每个虚设鳍片20d上方的间隔物237和ild层230。

在图3d中，对半导体结构执行湿法蚀刻制程，以便通过开口250去除n型阱区域10_1和p型阱区域15_1上方的虚设鳍片20d。在n型阱区域10_1和p型阱区域15_1上形成沟槽(trench)255。

在图3e中，屏障层45和导电层41(其中一部分形成电源轨40)填充沟槽255。屏障层45保护下面的n型阱区域10_1和p型阱区域15_1不接触导电层41的导电材料(在当稍后形成导电层41时)。屏障层45可以采用导电材料。

在图3f中，在导电层41上执行化学机械平坦化(cmp，chemical-mechanicalplanarization)，然后将沟槽255中的导电层41凹陷到特定高度(或预设高度，即导电轨所需要或所设计的高度)。因此，沟槽255中的剩余的导电层形成sti区域220中的电源轨40(例如图2的40_1和40_2)。此外，电源轨40的高度小于鳍片20的高度。在一些实施例中，电源轨40的高度低于p型掺杂区域25_1和25_2以及n型掺杂区域27_1和27_2的高度。

在图3g中，执行沉积(deposition)制程以在电源轨40上形成硬掩膜(hardmask)260。接下来，执行中线(mol，middle-of-line)制程之前的后续制程。例如，在半导体结构的栅电极上执行置换金属栅极(rmg，replacementmetalgate)。

在图3h中，源极/漏极接触50a/50b形成在p型掺杂区域25和n型掺杂区域27的周围。在本实施例中，每个源极/漏极接触50a/50b耦合到包括双鳍结构的晶体管的源极/漏极区域。在本实施例中，每个源极/漏极接触50a通过相应的下延伸接触55向下连接到相邻的电源轨40。例如，对于n型阱区域10_1上方的pmos晶体管m1，源极/漏极接触50a配置为连接pmos晶体管m1的源极区域(例如，右侧的、靠内的p型掺杂区域25)。因此，pmos晶体管m1的源极区域通过源极/漏极接触50a和相应的下延伸接触55在n型阱区域10_1上电连接到电源轨40。此外，n型阱区域10_1也电连接到电源轨40。在一些实施例中，n型阱区域10_1和n型阱区域10_1上的电源轨40耦合到正极电源线(例如vdd线)。类似地，对于p型阱区域15_1上方的nmos晶体管m2，源极/漏极接触50a配置为连接nmos晶体管m2的源极区域(例如，左侧的、靠内的n型掺杂区域27)。因此，nmos晶体管m2的源极区域通过源极/漏极接触50a和相应的下延伸接触55电连接到p型阱区域15_1上方的电源轨40。此外，p型阱区域15_1也电连接到电源轨40。在一些实施例中，p型阱区域15_1上方的电源轨40和p型阱区域15_1耦合到接地线(例如vss线)。此外，图3g中硬掩膜260在填入后用化学机械研磨把表面多余的硬掩膜260去除，只留下在沟槽255内的部分硬掩膜260。此外，图3h所示的截面与之前的图3g不是同一处的截面。

在先前技术中，电源轨一般设置在较上的层级中(例如设置在导线60_1至60_5之上的层级中)，这样就占用了其他布线的区域和空间，增加了布线的难度和复杂度。根据本实施例，将电源轨设置在sti区域中，并且在该晶体管的掺杂区域的下层级，充分利用了sti区域的空间，嵌入后的电源轨不再占用sti区域之外的区域和空间，从而留出更多用于布线的区域和空间，使布线更加方便、简易和容易操作。此外本实施例中通过使用虚设鳍片在sti中形成电源轨，这样就提前将电源轨的形成位置进行了定位，使电源轨的位置可以提前预设，电源轨的位置更加精确以及方便制造。此外本实施例中可以将在电源轨上方的导线的尺寸设置的较小(例如电源轨上方的导线的长度小于电源轨的长度，和/或电源轨上方的导线的宽度小于电源轨的宽度)，从而进一步减少电源轨上方的导线对其他布线区域和空间的占用，可以留出更多的区域和空间进行布线。因此本实施例中可以使用连接到嵌入式电源轨的源极/漏极接触上方的更大区域用于布局，还可以使用电源轨上方的区域用于布局或布线，以用于路由除电源轨之外的信号(例如数据信号)，从而降低了布线复杂性并加速了ic的设计。

本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。