半导体器件的制作方法

本公开涉及半导体器件。

背景技术：

诸如动态随机存取存储器(dram)的半导体存储元件可以包括单元阵列区和外围区或核心-外围区。具体地，外围区或核心-外围区可以包括其中形成pmos晶体管的区域以及其中形成nmos晶体管的区域。最近，具有不同结构的栅极结构已经设置在其中形成pmos晶体管的区域和其中形成nmos晶体管的区域中。

技术实现要素：

本公开的各方面提供了用于制造具有改善的操作特性的半导体器件的方法。

然而，本公开的方面不限于这里给出的那些。通过参考这里给出的本发明构思的各种示例实施方式的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员将变得更加明显。

根据本公开的一些方面，可以提供半导体器件。该半导体器件可以包括包含nmos区和pmos区的衬底、在nmos区中的第一晶体管和在pmos区中的第二晶体管。第一晶体管可以包括第一栅极堆叠和在第一栅极堆叠的至少一侧上的第一源极/漏极区。第二晶体管可以包括第二栅极堆叠和在第二栅极堆叠的至少一侧上的第二源极/漏极区。第一栅极堆叠可以包括可以顺序层叠的第一高介电常数绝缘膜、具有第一厚度的第一栅电极层、第二栅电极层、第三栅电极层和第一硅层。第二栅极堆叠可以包括可以顺序层叠的第二高介电常数绝缘膜、具有大于第一厚度的第二厚度的第四栅电极层、第五栅电极层、第六栅电极层和第二硅层。第二栅电极层和第五栅电极层可以包括镧基材料。

根据本公开的一些方面，提供了一种半导体器件。半导体器件可以包括：衬底，该衬底包括包含掩埋栅极结构的单元阵列区以及包含具有不同导电类型的nmos区和pmos区的外围区；在nmos区中的第一晶体管；以及在pmos区中的第二晶体管。第一晶体管可以包括第一栅极堆叠、在第一栅极堆叠的至少一侧上的第一源极/漏极区、以及在第一栅极堆叠下方的第一沟道区。第二晶体管可以包括第二栅极堆叠、在第二栅极堆叠的至少一侧上的第二源极/漏极区、以及在第二栅极堆叠下方的第二沟道区。第一栅极堆叠可以包括可以顺序层叠的第一高介电常数绝缘膜、具有第一厚度的第一栅电极层、第二栅电极层、第三栅电极层和第一硅层。第二栅极堆叠可以包括可以顺序层叠的第二高介电常数绝缘膜、具有大于第一厚度的第二厚度的第四栅电极层、第五栅电极层、第六栅电极层和第二硅层。第一沟道区和第二沟道区可以包括彼此不同的材料，第二栅电极层和第五栅电极层可以包括镧元素。

根据本公开的一些方面，可以提供半导体器件。半导体器件可以包括：衬底，包括nmos区和pmos区；在nmos区中的衬底上的第一栅极堆叠；在第一栅极堆叠下方的第一沟道区；在pmos区中的衬底上的第二栅极堆叠；以及可以在第二栅极堆叠下方并且可以包括与第一沟道区不同的材料的第二沟道区。第一栅极堆叠可以包括可以顺序层叠的第一高介电常数绝缘膜、第一栅电极层、第二栅电极层、第三栅电极层和第一硅层。第二栅极堆叠可以包括可以顺序层叠的第二高介电常数绝缘膜、第四栅电极层、第五栅电极层、第六栅电极层和第二硅层。第二沟道区可以包括锗元素。第一栅电极层和第四栅电极层可以包括相同的金属元素。第二栅电极层可以包括镧元素，第五栅电极层可以包括镧元素和铝元素中的任何一种。

附图说明

通过参考附图详细描述本发明构思的示例实施方式，这里提供的发明构思的上述和其他方面和特征将变得更加明显，其中：

图1至图4分别是用于说明根据本公开的一些实施方式的半导体器件的截面图；

图5是根据本公开的一些实施方式的半导体器件的衬底的平面图；

图6是图5的第一区域r1的放大视图；

图7至图10是沿图5和6的线a-a'和图5的线b-b'截取的截面图；以及

图11至图24是根据本公开的一些实施方式的用于制造半导体器件的方法的中间步骤图。

具体实施方式

将参考图1描述根据本公开的一些方面的半导体器件。

图1是根据本公开内容的一些方面的半导体器件的截面图。

参考图1，衬底100可以包括nmos区(rn)和pmos区(rp)。nmos区(rn)和pmos区(rp)可以是彼此分离的区域，或者可以是彼此连接的区域。

不同导电类型的晶体管可以设置在nmos区(rn)和pmos区(rp)的每一个中。例如，nmos晶体管可以形成在nmos区(rn)中。此外，pmos晶体管可以形成在pmos区(rp)中。

衬底100可以是例如体硅或绝缘体上硅(soi)。或者，衬底100可以是硅衬底或包括其他材料，例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。或者，衬底100可以具有形成在基底衬底上的外延层。

衬底100可以包括元件隔离膜110。多个元件隔离膜110可以在衬底100中。元件隔离膜110例如形成在衬底100中，并且可以分别限定nmos区(rn)和pmos区(rp)。另外，至少一个晶体管可以在在元件隔离膜110当中彼此相邻的元件隔离膜110之间。

元件隔离膜110可以包括硅氧化物、硅氮化物或其组合，但是本公开不限于此。元件隔离膜110可以是由一种绝缘材料制成的单层，或者可以是由各种绝缘材料的组合制成的多层。

第一晶体管可以设置在nmos区(rn)中。第一晶体管可以包括第一栅极堆叠g1、第一栅极间隔物171和第一源极/漏极区105。第一晶体管可以是n型平面晶体管。

第一栅极间隔物171可以在第一栅极堆叠g1的至少一侧上。例如，第一栅极间隔物171、其侧壁、或多个第一栅极间隔物171可以在第一栅极堆叠g1的两侧。

第一栅极间隔物171可包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅氧碳氮化物(siocn)、硅碳氮化物(sicn)和其任何组合中的至少一种。

第一栅极堆叠g1可以包括可以顺序层叠的第一高介电常数绝缘膜131、第一栅电极层141、第二栅电极层142、第三栅电极层143和第一硅层151。第一栅电极层141、第二栅电极层142、第三栅电极层143和第一硅层151可以在第一栅极间隔物171或多个第一栅极间隔物171(例如，当存在多个第一栅极间隔物171时)的侧壁之间。

在一些实施方式中，第一栅极堆叠g1还可以包括第一界面绝缘膜121。第一界面绝缘膜121可以在第一高介电常数绝缘膜131和衬底100之间。第一界面绝缘膜121可以包括介电常数(k)为9或更小的低介电材料层，例如，硅氧化物膜(k约为4)或硅氮氧化物膜(根据氧原子和氮原子的含量，k约为4至8)。

在一些实施方式中，第一高介电常数绝缘膜131可以不在第一栅极间隔物171、第一栅电极层141、第二栅电极层142和第三栅电极层143的相应侧壁之间延伸。在一些实施方式中，第一高介电常数绝缘膜131可以设置在第一界面绝缘膜121上并且部分地在第一栅极间隔物171、第一栅电极层141、第二栅电极层142和第三栅电极层143的相应侧壁之间延伸。

第一高介电常数绝缘膜131可以包括例如介电常数高于硅的高介电常数(高k电介质)材料。第一高介电常数绝缘膜131可包括例如铪氧化物(hfo)、硅酸铪(hfsio)、铪氮氧化物(hfon)、铪硅氮氧化物(hfsion)、镧氧化物(lao)、镧铝氧化物(laalo)、锆氧化物(zro)、硅酸锆(zrsio)、锆氮氧化物(zron)、锆硅氮氧化物(zrsion)、钽氧化物(tao)、钛氧化物(tio)、钡锶钛氧化物(basrtio)、钡钛氧化物(batio)、锶钛氧化物(srtio)、钇氧化物(yo)、铝氧化物(alo)或铅钪钽氧化物(pbsctao)或其组合，但是本公开不限于此。

第一栅电极层141可以在第一高介电常数绝缘膜131上。例如，第一栅电极层141可以直接在第一高介电常数绝缘膜131上。因此，在一些实施方式中，在第一高介电常数绝缘膜131和第一栅电极层141之间可以不插设另外的层。

第一栅电极层141可以具有第一厚度thk1。这里，第一厚度thk1可以是在垂直于衬底100的顶表面的方向上测量的值。例如，第一厚度thk1可以是通过从第一高介电常数绝缘膜131与第一栅电极层141之间的边界到第一栅电极层141与第二栅电极层142之间的边界测量获得的值。

第一栅电极层141可以包括例如钛元素或钽元素。在一些实施方式中，第一栅电极层141可以包括钛氮化物或钽氮化物。

第二栅电极层142可以在第一栅电极层141上。第二栅电极层142可以例如直接在第一栅电极层141上。因此，在一些实施方式中，在第一栅电极层141和第二栅电极层142之间可以不插设另外的层。

第二栅电极层142可以包括例如基于镧的材料。第二栅电极层142可以包括例如镧元素。在一些实施方式中，第二栅电极层142可以包括镧膜、镧氧化物膜、镧氮化物膜和镧氮氧化物膜中的至少一种。

尽管第二栅电极层142的厚度被示出为小于图1中的第一厚度thk1，但是本公开不限于此。第二栅电极层142的厚度可以根据半导体器件的制造工艺而变化。

第三栅电极层143可以在第二栅电极层142上。第三栅电极层143可以例如直接在第二栅电极层142上。因此，在一些实施方式中，在第二栅电极层142和第三栅电极层143之间可以不插设另外的层。

第三栅电极层143可以包括例如钛元素或钽元素。在一些实施方式中，第三栅电极层143可以包括钛氮化物。然而，本公开不限于此。例如，第三栅电极层143可以包括tisin、钨、钨硅化物或其组合。

第一硅层151可以在第三栅电极层143上。第一硅层151可以例如直接在第三栅电极层143上。因此，在一些实施方式中，在第一硅层151和第三栅电极层143之间可以不插设另外的层。

第一硅层151可以包括例如多晶硅。

在一些实施方式中，第一栅极堆叠g1还可以包括第一硬掩模图案161。第一硬掩模图案161可以设置在第一硅层151上。第一硬掩模图案161可以包括例如硅氮化物，但是本公开不限于此。

第一源极/漏极区105可以在第一栅极堆叠g1的至少一侧上。第一源极/漏极区105可以例如在衬底100中。第一源极/漏极区105可以包含注入在衬底100的部分区域中的杂质。例如，第一源极/漏极区105可以包括与衬底100中包括的材料相同的材料或拉伸应力材料。例如，当衬底100是si时，第一源极/漏极区105可以包含si或具有比si小的晶格常数的材料(例如，sic)。

第一沟道区可以是位于第一栅极堆叠g1下方以及在第一源极/漏极区105之间的衬底100中的部分区域。第一沟道区可以包括例如与包括在衬底100中的材料相同的材料。

第二晶体管可以设置在pmos区(rp)中。第二晶体管可以包括第二栅极堆叠g2、第二栅极间隔物172或多个第二栅极间隔物172、以及第二源极/漏极区107。第二晶体管可以是p型平面晶体管。

第二栅极间隔物172可以在第二栅极堆叠g2的至少一侧上。例如，第二栅极间隔物172可以在第二栅极堆叠g2的两侧。第二栅极间隔物172或多个第二栅极间隔物172可以包括例如与第一栅极间隔物171或多个第一栅极间隔物171的材料相同的材料。

第二栅极堆叠g2可以包括顺序层叠的第二高介电常数绝缘膜132、第四栅电极层144、第五栅电极层145、第六栅电极层146和第二硅层152。第四栅电极层144、第五栅电极层145、第六栅电极层146和第二硅层152在第二栅极间隔物172之间。

在一些实施方式中，第二栅极堆叠g2还可以包括第二界面绝缘膜122。第二界面绝缘膜122可以位于第二高介电常数绝缘膜132和衬底100之间。第二界面绝缘膜122例如可以包括与第一界面绝缘膜121相同的材料。

在一些实施方式中，第二高介电常数绝缘膜132可以不在第二栅极间隔物172或多个第二栅极间隔物172、第四栅电极层144、第五栅电极层145和第六栅电极层146中的每一个的侧壁之间延伸。在一些实施方式中，第二高介电常数绝缘膜132可以设置在第二界面绝缘膜122上并且部分地在第二栅极间隔物172或多个第二栅极间隔物172、第四栅电极层144、第五栅电极层145和第六栅电极层146的每个的侧壁之间延伸。第二高介电常数绝缘膜132可以包括例如与第一高介电常数绝缘膜131相同的材料。第二高介电常数绝缘膜132可以例如形成在与第一高介电常数绝缘膜131相同的水平处。这里，术语“相同的水平”可以指由同一制造工艺形成的水平。

第四栅电极层144可以在第二高介电常数绝缘膜132上。第四栅电极层144可以例如直接在第二高介电常数绝缘膜132上。因此，在一些实施方式中，在第二高介电常数绝缘膜132和第四栅电极层144之间可以不插设另外的层。

第四栅电极层144可以具有第二厚度thk2。这里，第二厚度thk2可以是在垂直于衬底100的顶表面的方向上测量的值。例如，第二厚度thk2可以是从第二高介电常数绝缘膜132与第四栅电极层144之间的边界到第四栅电极层144与第五栅电极层145之间的边界测量的值。在一些实施方式中，第四栅电极层144的第二厚度thk2可以大于第一栅电极层141的第一厚度thk1。

第四栅电极层144可以包括例如钛元素和钽元素中的一种。在一些实施方式中，第四栅电极层144可以包括与包括在第一栅电极层141中的金属元素相同的金属元素。在一些实施方式中，第四栅电极层144可以包括钛氮化物和钽氮化物中的一种。

第五栅电极层145可以在第四栅电极层144上。第五栅电极层145可以例如直接在第四栅电极层144上。因此，在一些实施方式中，在第四栅电极层144和第五栅电极层145之间可以不插设另外的层。

第五栅电极层145可以包括例如基于镧的材料。第五栅电极层145可以包括例如镧元素。在一些实施方式中，第五栅电极层145可以包括镧膜、镧氧化物膜、镧氮化物膜和镧氮氧化物膜中的至少一种。在一些实施方式中，第五栅电极层145可以包括与第二栅电极层142相同的材料。在这种情况下，第五栅电极层145可以形成在与第二栅电极层142相同的水平。

第六栅电极层146可以在第五栅电极层145上。第六栅电极层146可以例如直接在第五栅电极层145上。因此，在一些实施方式中，在第五栅电极层145和第六栅电极层146之间可以不插设另外的层。

第六栅电极层146可包括例如钛元素或钽元素。在一些实施方式中，第六栅电极层146可以包含钛氮化物。然而，本公开不限于此。例如，第六栅电极层146可以包括tisin、钨、钨硅化物或其组合。在一些实施方式中，第六栅电极层146可以包括与第三栅电极层143相同的材料。在这种情况下，第六栅电极层146可以形成在与第三栅电极层143相同的水平。

第二硅层152可以在第六栅电极层146上。第二硅层152可以例如直接在第六栅电极层146上。因此，在一些实施方式中，在第二硅层152和第六栅电极层146之间可以不插设另外的层。

第二硅层152可以包括例如与第一硅层151相同的材料。在这种情况下，第二硅层152可以形成在与第一硅层151相同的水平。

在一些实施方式中，第二栅极堆叠g2还可以包括第二硬掩模图案162。第二硬掩模图案162可以在第二硅层152上。第二硬掩模图案162可以包括与第一硬掩模图案161相同的材料。在这种情况下，第二硬掩模图案162可以形成在与第一硬掩模图案161相同的水平。

第二源极/漏极区107可以在第二栅极堆叠g2的至少一侧上。第二源极/漏极区107可以例如在衬底100内。第二源极/漏极区107可以包含注入在衬底100的部分区域中的杂质。

第二沟道区101可以在用于第二晶体管(即，p型晶体管)的衬底100内。第二沟道区101可以包括与第一沟道区不同的材料。第二沟道区101可以包括例如锗元素。在一些实施方式中，第二沟道区101可以包括硅锗(sige)。

根据本公开的一些实施方式的半导体器件的第一栅电极层141可以在第一高介电常数绝缘膜131和第二栅电极层142之间，并且第四栅电极层144可以在第二高介电常数绝缘膜132和第五栅电极层145之间。由于第一栅电极层141和第四栅电极层144的布置，晶体管中包括的氧化物膜的总厚度可以降低。例如，当第二栅电极层142和第五栅电极层145包含镧氧化物时，由于根据本公开的一些实施方式的半导体器件的第一栅电极层141和第四栅电极层144可以在含有镧氧化物的层和含有高介电常数材料的层之间，因此即使在镧氧化物扩散到含有高介电常数材料的层中之后剩余一部分，晶体管的氧化物层的总厚度也不会增加。

此外，例如，当第二栅电极层142包含镧氧化物时，可以减少或抑制第二栅电极层142对根据本公开的一些实施方式的半导体器件的nmos区(rn)中的晶体管的阈值的影响。例如，镧氧化物可以降低nmos区(rn)中的晶体管的阈值电压。此时，nmos区(rn)中的晶体管的阈值电压可能易受包含镧氧化物的层的厚度的影响。在nmos区(rn)中的晶体管的阈值电压根据包含镧氧化物的层的厚度而变化的情况下，可能存在半导体器件的可靠性的问题。由于器件的第一栅电极层141可以在第二栅电极层142和第一高介电常数绝缘膜131之间，因此可以降低nmos区(rn)中晶体管的阈值电压的易受含有镧氧化物的层的厚度的影响的程度。

将参考图2描述根据本公开的一些方面的半导体器件。为了便于解释，将不提供多余的描述。图2是示出根据本公开的一些方面的半导体器件的截面图。

参考图2，包括图1的第一栅极堆叠g1、第一栅极间隔物171和第一源极/漏极区105的第一晶体管可以设置在衬底100的nmos区(rn)中。

第三晶体管可以设置在衬底100的pmos区(rp)中。第三晶体管可以包括第三栅极堆叠g3、第二栅极间隔物172和第二源极/漏极区107。第三晶体管可以是p型平面晶体管。

第三栅极堆叠g3可以包括可以顺序层叠的第二高介电常数绝缘膜132、第七栅电极层147、第五栅电极层145、第六栅电极层146和第二硅层152。第七栅电极层147、第五栅电极层145、第六栅电极层146和第二硅层152可以在第二栅极间隔物172之间。

在一些实施方式中，第二高介电常数绝缘膜132可以不在第二栅极间隔物172、第七栅电极层147、第五栅电极层145和第六栅电极146中的每个的侧壁之间延伸。在一些实施方式中，第二高介电常数绝缘膜132可以部分地在第二栅极间隔物172、第七栅电极层147、第五栅电极层145和第六栅电极层146中的每个的侧壁之间延伸。

第七栅电极层147、第五栅电极层145、第六栅电极层146和第二硅层152可以在第二栅极间隔物172之间。第七栅电极层147可以包括可以顺序层叠的第一金属层144_1、第二金属层144_2和第三金属层144_3。第二金属层144_2可以直接在第一金属层144_1上，第三金属层144_3可以直接在第二金属层144_2上。

第七栅电极层147的厚度可以是第三厚度thk3。第三厚度thk3可以是从第二高介电常数绝缘膜132与第一金属层144_1之间的边界到第三金属层144_3与第五栅电极层145之间的边界测量的值。第三厚度thk3可以大于第一厚度thk1。

在一些实施方式中，第一金属层144_1和第三金属层144_3可以包括相同的金属材料。或者，在一些实施方式中，第一金属层144_1和第三金属层144_3中的每个可包括钛元素或钽元素。

第二金属层144_2可以包括与第一金属层144_1和第三金属层144_3中包括的材料不同的材料。例如，第二金属层144_2可以包括铝元素。

第五栅电极层145可以直接在第三金属层144_3上。

将参考图3描述根据本公开的一些方面的半导体器件。为了便于解释，将不提供多余的描述。

图3是说明根据本发明的一些方面的半导体器件的截面图。

参考图3，第四晶体管可以设置在nmos区(rn)中。第四晶体管可以包括第四栅极堆叠g4、第一栅极间隔物171和第一源极/漏极区105。第四晶体管可以是n型平面晶体管。

第四栅极堆叠g4可以包括可以顺序层叠的第一高介电常数绝缘膜131、第一栅电极层141、第二栅电极层142、第八栅电极层148和第一硅层151。例如在存在多个第一栅极间隔物171的情况下，第一栅电极层141、第二栅电极层142、第八栅电极层148和第一硅层151可以在第一栅极间隔物171之间。

在一些实施方式中，第一高介电常数绝缘膜131可以不在第一栅极间隔物171或多个第一栅极间隔物171、第一栅电极层141、第二栅电极层142和第八栅电极层148中的每个的侧壁之间延伸。在一些实施方式中，第一高介电常数绝缘膜131可以部分地在第一栅极间隔物171或多个第一栅极间隔物171、第一栅极电极层141、第二栅极电极层142和第八栅电极层148中的每个的侧壁之间延伸。

第八栅电极层148可以在第二栅电极层142上。第八栅电极层148可以例如直接在第二栅电极层142上。因此，在一些实施方式中，没有其他层可以插设在第二栅电极层142和第八栅电极层148之间。

第八栅电极层148可以包括第四金属层143_4、第五金属层143_5和第六金属层143_6。第六金属层143_6可以插设在第四金属层143_4和第五金属层143_5之间。第六金属层143_6可以直接在第四金属层143_4上，第五金属层143_5可以直接在第六金属层143_6上。

在一些实施方式中，第四金属层143_4和第五金属层143_5可以包括相同的金属材料。或者，在一些实施方式中，第四金属层143_4和第五金属层143_5中的每个可包括钛元素或钽元素。

第六金属层143_6可以包括与第四金属层143_4和第五金属层143_5中包括的材料不同的材料。例如，第六金属层143_6可以包含铝元素。

第五晶体管可以位于衬底100的pmos区(rp)中。第五晶体管可以包括第五栅极堆叠g5、第二栅极间隔物172和第二源极/漏极区107。第五晶体管可以是p型平面晶体管。

第五栅极堆叠g5可以包括顺序层叠的第二高介电常数绝缘膜132、第四栅电极层144、第九栅电极层149、第六栅电极层146和第二硅层152。第四栅电极层144、第九栅电极层149、第六栅电极层146和第二硅层152可以在第二栅极间隔物172之间。

在一些实施方式中，第二高介电常数绝缘膜132可以不在第二栅极间隔物172、第四栅电极层144、第九栅电极层149和第六栅电极层146中的每个的侧壁之间延伸。

第四栅电极层144可以具有第四厚度thk4。图1的第二栅极堆叠g2的第四栅极电极层144可以与图3的第四栅极电极层144基本相同。然而，图3的第四栅极电极层144的第四厚度thk4可以比图1的第四栅电极层144的第二厚度thk2更小。

第九栅电极层149可以直接在第四栅电极层144上。第九栅电极层149可以包括例如与第六金属层143_6中包括的材料相同的材料。第九栅电极层149可以形成在例如与第六金属层143_6相同的水平。

第六栅电极层146可以直接在第九栅电极层149上。

将参考图4描述根据本公开的一些方面的半导体器件。为了便于解释，将不提供多余的描述。

图4是说明根据本发明的一些方面的半导体器件的截面图。

参考图4，第六晶体管可以设置在衬底100的nmos区(rn)中。第六晶体管可以包括第六栅极堆叠g6、第一栅极间隔物171和第一源极/漏极区105。第六晶体管可以是n型平面晶体管。

第六栅极堆叠g6可以包括可以顺序层叠的第一高介电常数绝缘膜131、第一栅电极层141、第二栅电极层142、第三栅电极层143和第一硅层151。第一栅电极层141、第二栅电极层142、第三栅电极层143和第一硅层151可以插设在第一栅极间隔物171之间。

在一些实施方式中，第一高介电常数绝缘膜131可以不在第一栅极间隔物171、第一栅电极层141、第二栅电极层142和第三栅电极层143中的每个的侧壁之间延伸。在一些实施方式中，第一高介电常数绝缘膜131可以部分地在第一栅极间隔物171、第一栅电极层141、第二栅电极层142和第三栅电极层143中的每个的侧壁之间延伸。

第三栅电极层143可以与图1的第三栅电极层143基本相同。然而，图4的第三栅电极层143的厚度可以比图1的第三栅电极层143的厚度厚。

第七晶体管可以设置在衬底100的pmos区(rp)中。第七晶体管可以包括第七栅极堆叠g7、第二栅极间隔物172和第二源极/漏极区107。第七晶体管可以是p型平面晶体管。

第七栅极堆叠g7可以包括可以顺序层叠的第二高介电常数绝缘膜132、第四栅电极层144和第二硅层152。第四栅电极层144和第二硅层152可以在第二栅极间隔物172之间。

在一些实施方式中，第二高介电常数绝缘膜132可以不在第二栅极间隔物172、第四栅电极层144和第二硅层152中的每个的侧壁之间延伸。在一些实施方式中，第二高介电常数绝缘膜132可以部分地在第二栅极间隔物172、第四栅电极层144和第二硅层152中的每个的侧壁之间延伸。

第四栅电极层144可以具有第五厚度thk5。图1的第二栅极堆叠g2的第四栅电极层144、图3的第四栅电极层144和图4的第四栅电极层144可以基本相同。第四栅电极层144的第五厚度thk5可以与图1的第四栅电极层144的第二厚度thk2基本相同。然而，本公开不限于此。例如，第四栅电极层144的第五厚度thk5可以与图1的第四栅电极层144的第二厚度thk2不同。

将参考图5至图7描述根据本公开的一些方面的半导体器件。为了便于解释，将不提供多余的描述。

图5是根据本公开的一些方面的半导体器件的图7中的衬底100的平面图。

参考图5，衬底(图7的100)可以包括第一区域r1和第二区域r2。第一区域r1可以被第二区域r2围绕。例如，第二区域r2可以在由第一方向x和第二方向y形成的水平面的平面图中围绕第一区域r1。第一区域r1可以是单元阵列区。第二区域r2可以是外围区或核心-外围区。第一区域r1可以是布置存储器件的存储单元的区域。第二区域r2可以是围绕存储单元区域并且其中形成用于控制存储单元的操作的晶体管的区域。

图6是图5的第一区域r1的放大视图。

参考图6，第一区域r1可以包括字线wl、位线bl、存储节点接触bc、位线接触dc等。

有源区act可以形成为在第四方向dr1上延伸，并且字线wl可以形成为在第二方向y上延伸，第二方向y与第四方向dr1形成第一锐角θ1，并且该位线bl可以形成为在第一方向x上延伸，第一方向x与第四方向dr1形成第二锐角θ2。

当两条线相交时，形成两对补角。这里，“特定方向和另一特定方向形成预定角度”的情况下的角度可以表示由两个方向之间的交叉产生的一对给定的补角的两个角度中的较小角度。例如，如果两个方向之间的交叉可能出现的角度为120°和60°，则此处提到的角度可以是60°锐角。因此，如图6所示，由第四方向dr1和第二方向y形成的角度可以是第一锐角θ1，由第四方向dr1和第一方向x形成的角度可以是第二锐角θ2。

第一锐角θ1和/或第二锐角θ2可以形成锐角以增强存储单元的集成度。也就是说，第一锐角θ1和/或第二锐角θ2可以是锐角，以确保位线bl、有源区act和连接电容器的存储节点接触bc之间的间隔，同时减小有源区act的尺寸。第一锐角θ1和第二锐角θ2可以是例如45°、45°，或30°、60°，或60°、30°，但不限于此。

根据本公开内容的一些方面的半导体器件可以是存储单元的形式。在图7中，示出了动态随机存取存储单元(dram)作为存储器单元的示例，但是本公开不限于此。

图7是沿图5和图6的线a-a'以及图5的线b-b'截取的截面图。在图7中，为清楚起见，仅字线(wl)320被示出。

参考图7，掩埋栅极沟槽300可以形成在衬底100的第一区域r1内。掩埋栅极沟槽300可以邻接在元件隔离膜110上。掩埋栅极沟槽300可以通过蚀刻元件隔离膜110的一部分而形成，但是本公开不限于此。

可以沿着掩埋栅极沟槽300的底表面和侧表面形成掩埋栅极绝缘膜310。掩埋栅极绝缘膜310可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜和高介电常数材料中的至少一种。例如，高介电常数材料可包括hfo2、hfsio4、hfalo、zro2、zrsio4、tao2、ta2o5和al2o3，但是本公开不限于此。

掩埋栅电极320可以位于掩埋栅极绝缘膜310上以填充掩埋栅极沟槽300的一部分。掩埋栅电极320可以包括导电材料，例如钨或钛氮化物。掩埋栅电极320还可以包括例如分别包含钨或钛氮化物的多层膜。此时，掩埋栅电极320可以是与字线相同的组成元素(图6的wl)。

掩埋栅极覆盖膜330可以填充掩埋栅极沟槽300的剩余部分，其可以在掩埋栅电极320和掩埋栅极绝缘膜310被填充之后被保留。掩埋栅极覆盖膜330可以位于掩埋栅电极320上。此时，掩埋栅极覆盖膜330的侧表面可以设置在掩埋栅极绝缘膜310上。

结果，可以形成包括掩埋栅极沟槽300、掩埋栅极绝缘膜310、掩埋栅电极320和掩埋栅极覆盖膜330的掩埋栅极阵列结构(bcat：掩埋单元阵列晶体管)。

衬底100的第二区域r2可以包括nmos区(rn)和pmos区(rp)。在一些实施方式中，参考图1描述的第一晶体管和第二晶体管可以在衬底100的第二区域r2中。图1的第一晶体管和第二晶体管可以控制第一区域r1的存储单元的操作。

将参考图5、图6和图8描述根据本公开的一些方面的半导体器件。为了便于解释，将不提供多余的描述。

图8是沿图5和6的线a-a'和图5的线b-b'截取的截面图。为清楚起见，图8仅示出了字线(wl)320。

参考图5、图6和图8，参考图7描述的掩埋栅极结构可以在衬底100的第一区域r1中。此外，参考图2描述的第一晶体管和第三晶体管可以布置在衬底100的第二区域r2中。图2的第一晶体管和第三晶体管可以控制第一区域r1的存储单元的操作。

将参考图5、图6和图9描述根据本公开的一些方面的半导体器件。为了便于解释，将不提供多余的描述。

图9是沿着图5和图6的线a-a'以及图5的线b-b'截取的截面图。为清楚起见，图9仅示出了字线(wl)320。

参考图5、图6和图9，参考图7描述的掩埋栅极结构可以在衬底100的第一区域r1中。此外，参考图3描述的第四晶体管和第五晶体管可以在衬底100的第二区域r2中。图3的第四晶体管和第五晶体管可以控制第一区域r1的存储单元的操作。

将参考图5、图6和图10描述根据本公开的一些方面的半导体器件。为了便于解释，将不提供多余的描述。

图10是沿图5和6的线a-a'和图5的线b-b'截取的截面图。为清楚起见，图10仅示出了字线(wl)320。

参考图5、图6和图10，参考图7描述的掩埋栅极结构可以在衬底100的第一区域r1中。此外，参考图4描述的第六晶体管和第七晶体管可以在衬底100的第二区域r2中。图4的第六晶体管和第七晶体管可以控制第一区域r1的存储单元的操作。

将参考图1和图11至图14描述根据本公开的一些方面的制造一个或多个半导体器件的方法。为了清楚描述，将不提供多余的描述。

图11至图14是根据本公开的一些方面的用于制造一个或多个半导体器件的方法的中间步骤图。

参考图11，可以提供包括第一沟道区、第二沟道区101、元件隔离膜110、第一源极/漏极区105和第二源极/漏极区107的衬底100。

预界面绝缘膜120p、预高介电常数绝缘膜130p和第一预栅电极层1401p可以形成为顺序层叠在衬底100的nmos区(rn)和pmos区(rp)上。

预界面绝缘膜120p可以包括例如与参考图1描述的第一界面绝缘膜121相同的材料。预高介电常数绝缘膜130p可以包括例如与参考图1描述的第一高介电常数绝缘膜131相同的材料。第一预栅电极层1401p可以包括例如与参考图1描述的第一栅电极层141和第四栅电极层144相同的材料。

参考图12，第一掩模201可以形成在衬底100的pmos区(rp)的第一预栅电极层1401p上。nmos区(rn)的第一预栅电极层1401p的未被第一掩模201覆盖的部分可以通过利用预高介电常数绝缘膜130p和第一预栅电极层1401p的蚀刻选择性被去除。

参考图13，在去除图12的第一掩模201之后，第二预栅电极层1402p、第三预栅电极层1403p、第四预栅电极层1404p、预硅层150p和预硬掩模层160p可以在nmos区(rn)和pmos区(rp)中顺序地层叠，因此，可以形成层叠结构。这里，除了nmos区(rn)和pmos区(rp)的第二预栅电极层1402p、第三预栅电极层1403p、第四预栅电极层1404p、预硅层150p、以及预硬掩模层160p之外，层叠结构还可以包括预界面绝缘膜120p和预高介电常数绝缘膜130p。

例如，形成在nmos区(rn)中的第二预栅电极层1402p的一部分可以直接形成在预高介电常数绝缘膜130p上。另一方面，例如，形成在pmos区(rp)中的第二预栅电极层1402p的一部分可以直接形成在第一预栅电极层1401p上。第一预栅电极层1401p和第二预栅电极层1402p可以包括例如相同的材料。

例如，形成在nmos区(rn)中的第三预栅电极层1403p的一部分可以直接形成在第二预栅电极层1402p上。另一方面，形成在pmos区(rp)中的第三预栅电极层1403p的一部分可以例如直接形成在第二预栅电极层1402p上。第三预栅电极层1403p可以包括例如与参考图1描述的第二栅电极层142和第五栅电极层145相同的材料。

形成在nmos区(rn)和pmos区(rp)中的第四预栅电极层1404p可以例如直接形成在第三预栅电极层1403p上。第四预栅电极层1404p可以包括例如与参考图1描述的第三栅电极层143和第六栅电极层146的材料相同的材料。

形成在nmos区(rn)和pmos区(rp)中的预硅层150p可以例如直接形成在第四预栅电极层1404p上。预硅层150p可以包括例如与参考图1描述的第一硅层151和第二硅层152的材料相同的材料。

形成在nmos区(rn)和pmos区(rp)中的预硬掩模层160p可以例如直接形成在预硅层150p上。预硬掩模层160p可以包括例如与参考图1描述的第一硬掩模图案161和第二硬掩模图案162的材料相同的材料。

第二掩模202可以形成在预硬掩模层160p的形成在nmos区(rn)中的部分上，并且第三掩模203可以形成在预硬掩模层160p的形成在pmos区(rp)中的部分上。

参考图14，可以形成第一栅极堆叠g1和第二栅极堆叠g2。

可以通过去除层叠结构的不与图13的第二掩模202交叠的部分直到暴露出衬底100的顶表面来形成第一栅极堆叠g1。可以通过去除层叠结构的不与图13的第三掩模203交叠的部分直到暴露出衬底100的顶表面来形成第二栅极堆叠g2。

例如，可以通过图案化预界面绝缘膜120p来形成nmos区(rn)的第一界面绝缘膜121和pmos区(rp)的第二界面绝缘膜122。可以通过图案化预高介电常数绝缘膜130p来形成nmos区(rn)的第一高介电常数绝缘膜131和pmos区(rp)的第二高介电常数绝缘膜132。

可以通过图案化nmos区(rn)的第二预栅电极层1402p来形成第一栅电极层141。可以通过图案化pmos区(rp)的第一预栅电极层1401p和第二预栅电极层1402p来形成第四栅电极层144。

可以通过图案化第三预栅电极层1403p来形成nmos区(rn)的第二栅电极层142和pmos区(rp)的第五栅电极层145。可以通过图案化第四预栅电极层1404p来形成nmos区(rn)的第三栅电极层143和pmos区的第六栅电极层146。可以通过图案化预硅层150p来形成nmos区(rn)的第一硅层151和pmos区(rp)的第二硅层152。可以通过图案化预硬掩模层160p来形成nmos区(rn)的第一硬掩模图案161和pmos区(rp)的第二硬掩模图案162。

参考图1，第一栅极间隔物171可以形成在第一栅极堆叠g1的至少一侧上。此外，第二栅极间隔物172可以形成在第二栅极堆叠g2的至少一侧上。

将参考图2和图15至图18描述根据本公开的一些方面的制造一个或多个半导体器件的方法。为了清楚描述，将不提供多余的描述。

图15至图18是根据本发明构思的一些实施方式的用于制造一个或多个半导体器件的方法的中间步骤图。

参考图15，预界面绝缘膜120p、预高介电常数绝缘膜130p、第五预栅电极层1405p和第六预栅电极层1406p可以形成为顺序层叠在衬底100的nmos区(rn)和pmos区(rp)上。

第五预栅电极层1405p可以包括例如与参考图2描述的第一金属层144_1的材料相同的材料。第六预栅电极层1406p可以包括例如与参考图2描述的第二金属层144_2的材料相同的材料。

参考图16，第一掩模201可以形成在衬底100的pmos区(rp)的第六预栅电极层1406p上。nmos区(rn)的第五预栅电极层1405p和第六预栅电极层1406p的未被第一掩模201覆盖的部分可以通过利用预高介电常数绝缘膜130p、第五预栅电极层1405p和第六预栅电极层1406p的蚀刻选择性被去除。

参考图17，在去除图16的第一掩模201之后，第二预栅电极层1402p、第三预栅电极层1403p、第四预栅电极层1404p、预硅层150p和预硬掩模层160p顺序地形成在nmos区(rn)和pmos区(rp)中，因此，可以形成层叠结构。

第二预栅电极层1402p的形成在pmos区(rp)中的部分可以直接形成在第六预栅电极层1406p上。第二预栅电极层1402p可以包括例如与参考图2描述的第一栅电极层141和第三金属层144_3的材料相同的材料。

参考图18，可以形成第一栅极堆叠g1和第三栅极堆叠g3。可以通过去除层叠结构的不与图17的第二掩模202交叠的部分直到暴露出衬底100的顶表面来形成第一栅极堆叠g1。可以通过去除层叠结构的不与图17的第三掩模203交叠的部分直到暴露出衬底100的顶表面来形成第三栅极堆叠g3。

例如，可以通过图案化pmos区(rp)的第五预栅电极层1405p和第六预栅电极层1406p中的每个来形成第一金属层144_1和第二金属层144_2。可以通过图案化第二预栅电极层1402p来形成nmos区(rn)的第一栅电极层141和pmos区(rp)的第三金属层144_3。

参考图2，第一栅极间隔物171可以形成在第一栅极堆叠g1的至少一侧上，第二栅极间隔物172可以形成在第三栅极堆叠g3的至少一侧上。

将参考图3和图19至22描述根据本公开的一些方面的用于制造一个或多个半导体器件的方法。为了清楚描述，将不提供多余的描述。

图19至图22是根据本公开的一些方面的用于制造一个或多个半导体器件的方法的中间步骤图。

参考图19，预界面绝缘膜120p、预高介电常数绝缘膜130p、第一预栅电极层140p、第三预栅电极层1403p和第四预栅极电极层1404p可以形成为顺序层叠在衬底100的nmos区(rn)和pmos区(rp)上。

参考图20，第四掩模204可以形成在衬底100的nmos区(rn)的第四预栅电极层1404p上。pmos区(rp)的第一预栅电极层1401p、第三预栅电极层1403p和第四预栅电极层1404p的未被第四掩模204覆盖的部分可以通过利用预高介电常数绝缘膜130p、第一预栅电极层1401p、第三预栅电极层1403p和第四预栅电极层1404p的蚀刻选择性而被去除。

参考图21，在去除图20的第四掩模204之后，第七预栅电极层1407p、第八预栅电极层1408p、第九预栅电极层1409p、预硅层150p和预硬掩模层160p顺序形成在nmos区(rn)和pmos区(rp)中，因此，可以形成层叠结构。

第七预栅电极层1407p的形成在nmos区(rn)中的部分可以直接形成在第四预栅电极层1404p上。第四预栅电极层1404p和第七预栅电极层1407p可以包含例如相同的材料。第七预栅电极层1407p的形成在pmos区(rp)中的部分可以直接形成在预高介电常数绝缘膜130p上。

第八预栅电极层1408p可以直接形成在第七预栅电极层1407p上。第八预栅电极层1408p可以包括例如与参考图3描述的第六金属层143_6和第九栅电极层149的材料相同的材料。

第九预栅电极层1409p可以直接形成在第八预栅电极层1408p上。第九前栅电极层1409p可以包括例如与参考图3描述的第五金属层143_5和第六栅电极层146的材料相同的材料。

参考图22，可以形成第四栅极堆叠g4和第五栅极堆叠g5。可以通过去除层叠结构的不与图21的第二掩模202交叠的部分直到暴露出衬底100的顶表面来形成第四栅极堆叠g4。可以通过去除层叠结构的不与图21的第三掩模203交叠的部分直到暴露出衬底100的顶表面来形成第五栅极堆叠g5。

例如，可以通过图案化nmos区(rn)的第四预栅电极层1404p和第七预栅电极层1407p来形成第四金属层143_4。例如，可以通过图案化nmos区(rn)的第八预栅电极层1408p和第九预栅电极层1409p中的每个来形成第六金属层143_6和第五金属层143_5。

通过蚀刻pmos区的第七预栅电极层1407p、第八预栅电极层1408p和第九预栅电极层1409p中的每个，可以形成第四栅电极层144、第九栅电极层149和第六栅电极层146中的每个。

参考图3，第一栅极间隔物171可以形成在第四栅极堆叠g4的至少一侧上。此外，第二栅极间隔物172可以形成在第五栅极堆叠g5的至少一侧上。

将参考图4、图20、图23和图24描述根据本公开的一些方面的用于制造一个或多个半导体器件的方法。为了清楚描述，将不提供多余的描述。

图23和图24是根据本公开的一些方面的用于制造一个或多个半导体器件的方法的中间步骤图。图23是示出在执行参考图20描述的半导体器件的制造工艺之后的nmos区(rn)和pmos区(rp)的图。

参考图23，在去除图20的第四掩模204之后，在nmos区(rn)和pmos区(rp)中顺序地形成第十预栅电极层1410p、预硅层150p和预硬掩模层160p，因此，可以形成层叠结构。

第十预栅电极层1410p的形成在nmos区(rn)中的部分可以直接形成在第四预栅电极层1404p上。第十预栅电极层1410p的形成在pmos区(rp)中的部分可以直接形成在预高介电常数绝缘膜130p上。第十预栅电极层1410p可以包括与第四预栅电极层1404p的材料相同的材料。

参考图24，可以形成第六栅极堆叠g6和第七栅极堆叠g7。可以通过去除层叠结构的不与图23的第二掩模202交叠的部分直到暴露出衬底100的顶表面来形成第六栅极堆叠g6。可以通过去除层叠结构的不与图23的第三掩模203交叠的部分直到暴露出衬底100的顶表面来形成第七栅极堆叠g7。

可以通过图案化nmos区的第四预栅电极层1404p和第十预栅电极层1410p来形成第三栅电极层143。可以通过图案化pmos区(rp)的第十预栅电极层1410p来形成第四栅电极层144。

参考图4，第一栅极间隔物171可以形成在第六栅极堆叠g6的至少一侧上。此外，第二栅极间隔物172可以形成在第七栅极堆叠g7的至少一侧上。

尽管上面已经描述了根据本公开的一些方面的用于制造半导体器件的方法，但是本公开不限于此。例如，根据本公开的一些方面的半导体器件可以通过与上述制造半导体器件的方法不同的方法制造。

虽然已经参考本发明的示例性实施方式具体示出和描述了本公开的各方面，但是本领域普通技术人员将理解，在不脱离如权利要求所限定的本公开的范围的情况下，可以在形式和细节上进行各种改变。这里提供的实施方式应该在所有方面都被认为是说明性的而非限制性的，参考所附权利要求而不是前面的描述来指示本申请的范围。

本申请要求于2017年9月25日在韩国知识产权局提交的韩国专利申请第10-2017-0123312的优先权，其公开内容出于所有目的通过引用整体合并在此。