MOS晶体管及其形成方法、以及闪存的形成方法与流程

本发明涉及集成电路制造领域，特别涉及一种mos晶体管及其形成方法、以及闪存的形成方法。

背景技术：

闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机、笔记本、掌上电脑和u盘等移动和通讯设备中。闪存是一种非易失性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失。

在闪存中，其逻辑区通常包括三种mos晶体管，具体为低压(lv)mos晶体管、高压(hv)mos晶体管和超高压(uhv)mos晶体管，其中，lvmos晶体管的电压例如为1.5～3v，hvmos晶体管的电压例如为5-10v，uhvmos晶体管的电压例如为大于10v，发明人发现，mos晶体管的击穿电压存在单点偏低的问题。

技术实现要素：

本发明的目的在于提供一种mos晶体管的形成方法，以改善mos晶体管的击穿电压单点偏低的问题。

本发明的另一目的在于提供一种闪存的形成方法，以提高闪存的逻辑区电路中uhvmos晶体管的击穿电压的均匀性，从而提高产品的电性能。

为解决上述技术问题，本发明提供一种mos晶体管的形成方法，包括以下步骤：

提供一半导体衬底，所述半导体衬底上形成有介质层，所述介质层上形成有栅电极；在所述介质层上形成图形化的第一掩模层，所述图形化的第一掩模层在所述栅电极的两侧形成有第一开口；以所述栅电极以及所述图形化的第一掩膜层为掩模，对所述第一开口下方的半导体衬底进行第一次离子注入，以在所述半导体衬底中形成轻掺杂源/漏区；以所述图形化的第一掩膜层为掩模，对所述第一开口暴露出的介质层执行刻蚀工艺，以减薄所述轻掺杂源/漏区上方的介质层的厚度，并去除所述图形化的第一掩模层；在所述栅电极两侧形成间隙壁；在所述介质层上形成图形化的第二掩模层，所述图形化的第二掩模层在所述栅电极和间隙壁的两侧形成有第二开口；以所述间隙壁和图形化的第二掩模层为掩模，对所述第二开口下方的半导体衬底进行第二次离子注入，以在所述半导体衬底中形成重掺杂源/漏区，并去除所述图形化的第二掩模层；在所述介质层上形成图形化的第三掩模层，所述图形化的第三掩模层在所述重掺杂源/漏区上方形成有第三开口；以及以所述图形化的第三掩模层为掩模，对所述第三开口暴露出的介质层执行刻蚀工艺，以去除位于重掺杂源/漏区上方的介质层，形成栅介质层。

可选的，所述半导体衬底上形成的介质层的厚度大于或等于

可选的，减薄后的位于轻掺杂源/漏区上方的介质层的厚度小于

可选的，以所述图形化的第一掩膜层为掩模，对所述第一开口暴露出的介质层执行湿法刻蚀工艺，以减薄所述轻掺杂源/漏区上方的介质层的厚度，所述湿法刻蚀工艺的腐蚀液包括氢氟酸。

可选的，以所述图形化的第一掩膜层为掩模，对所述第一开口暴露出的介质层执行干法刻蚀工艺，以减薄所述轻掺杂源/漏区上方的介质层的厚度，所述干法刻蚀工艺采用的刻蚀气体包括hcl、cl2、ch2f2和o2。

本发明还提供一种mos晶体管，包括：

半导体衬底，所述半导体衬底中形成有源/漏区；栅介质层，所述栅介质层位于所述半导体衬底上；栅电极，所述栅电极位于所述栅介质层上，且所述源/漏区位于所述栅电极两侧；间隙壁，所述间隙壁位于所述栅介质层上，且所述间隙壁位于所述栅电极两侧；其中，位于所述间隙壁下方的栅介质层的厚度小于位于所述栅电极下方的栅介质层的厚度。

本发明还提供一种闪存的形成方法，包括以下步骤：

提供一半导体衬底，所述半导体衬底包括一逻辑区，所述逻辑区具有超高压第一晶体管区和超高压第二晶体管区，在所述超高压第一晶体管区和超高压第二晶体管区均形成有介质层和栅电极；在所述超高压第一晶体管区的介质层上形成图形化的第一晶体管区掩膜层，所述图形化的第一晶体管区掩模层在所述超高压第一晶体管区的栅电极的两侧形成有第一晶体管区开口；以所述图形化的第一晶体管区掩膜层以及超高压第一晶体管区的栅电极为掩模，对所述第一晶体管区开口下方的半导体衬底进行第一次离子注入，形成超高压第一晶体管的轻掺杂源/漏区；对所述第一晶体管区开口暴露出的超高压第一晶体管区的介质层执行刻蚀工艺，以减薄所述超高压第一晶体管区中位于轻掺杂源/漏区上方的介质层的厚度，并去除所述图形化的第一晶体管区掩膜层；在所述超高压第二晶体管区的介质层上形成图形化的第二晶体管区掩膜层，所述图形化的第二晶体管区掩模层在所述超高压第二晶体管区的栅电极的两侧形成有第二晶体管区开口；以所述图形化的第二晶体管区掩膜层以及超高压第二晶体管区的栅电极为掩模，对所述第二晶体管区开口下方的半导体衬底进行第一次离子注入，形成超高压第二晶体管的轻掺杂源/漏区；对所述第二晶体管区开口暴露出的超高压第二晶体管区的介质层执行刻蚀工艺，以减薄所述超高压第二晶体管区中位于轻掺杂源/漏区上方的介质层的厚度，并去除所述图形化的第二晶体管区掩膜层；在所述超高压第一晶体管区和超高压第二晶体管区的栅电极两侧形成间隙壁；在所述超高压第一晶体管区和超高压第二晶体管区的介质层上形成图形化的第二掩模层，所述图形化的第二掩模层在所述栅电极和间隙壁的两侧形成有第二开口；以所述间隙壁和图形化的第二掩模层为掩模，对所述第二开口下方的半导体衬底进行第二次离子注入，以在所述超高压第一晶体管区和超高压第二晶体管区中形成重掺杂源/漏区，并去除所述图形化的第二掩模层；在所述超高压第一晶体管区和超高压第二晶体管区的介质层上形成图形化的第三掩模层，所述图形化的第三掩模层在所述重掺杂源/漏区上方形成有第三开口；以及以所述图形化的第三掩模层为掩模，对所述第三开口暴露出的介质层执行刻蚀工艺，以去除所述超高压第一晶体管区和超高压第二晶体管区中位于重掺杂源/漏区上方的介质层，形成所述超高压第一晶体管区和超高压第二晶体管区栅介质层。

可选的，所述超高压第一晶体管区和超高压第二晶体管区的介质层的厚度均大于或等于

可选的，减薄后的所述超高压第一晶体管区中位于轻掺杂源/漏区上方的介质层的厚度小于

可选的，对所述第一晶体管区开口暴露出的所述超高压第一晶体管区的介质层执行湿法刻蚀工艺，所述湿法刻蚀工艺的腐蚀液包括氢氟酸；对所述第二晶体管区开口暴露出的所述超高压第二晶体管区的介质层执行湿法刻蚀工艺，所述湿法刻蚀工艺的腐蚀液包括氢氟酸。

可选的，对所述第一晶体管区开口暴露出的所述超高压第一晶体管区的介质层执行干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括hcl、cl2、ch2f2和o2；对所述第二晶体管区开口暴露出所述超高压第二晶体管区的介质层执行干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括hcl、cl2、ch2f2和o2。

可选的，减薄后的所述超高压第二晶体管区中位于轻掺杂源/漏区上方的介质层的厚度小于

可选的，所述第一晶体管为nmos晶体管，所述第二晶体管为pmos晶体管。

与现有技术相比存在以下有益效果：

本发明提供的一种mos晶体管及其形成方法，所述mos晶体管的形成方法通过在形成轻掺杂源/漏区之后加入一刻蚀工艺，以减薄位于轻掺杂源/漏区上方的介质层厚度，改善了在后续形成栅介质层时去除位于所述重掺杂源/漏区上方的介质层时栅介质层两侧出现突出的侧向腐蚀的问题，从而解决了mos晶体管的击穿电压单点偏低的问题。

另外，本发明提供的一种闪存的形成方法，在形成超高压第一晶体管和超高压第二晶体管的轻掺杂源/漏区之后均加入一刻蚀工艺，改善了闪存的超高压第二晶体管区的击穿电压，从而提高了闪存的逻辑区电路中uhvmos晶体管的击穿电压的均匀性，进而提高产品的电性能。

附图说明

图1为一种uhvmos晶体管在形成过程中出现问题的结构示意图；

图2a-2i为本发明一实施例的mos晶体管在各步骤中的结构示意图；

图3为本发明一实施例的mos晶体管的形成方法的流程示意图；

图4为本发明一实施例的闪存的形成方法的流程示意图；

图5为本发明一实施例的闪存的结构示意图。

附图标记说明：

图1中：

10-半导体衬底；11-轻掺杂源/漏区；12-重掺杂源/漏区；

20-介质层；

30-栅电极；

60-凹陷；

图2a-2i中：

100-半导体衬底；110-轻掺杂源/漏区；120-重掺杂源/漏区；

200-介质层；

300-栅电极；

410-第一掩膜层；410a-第一开口420-第二掩模层；420a-第二开口；

430-第三掩模层；430a-第三开口；

500-间隙壁绝缘层；

600-间隙壁；

图5中：

200-高压区第一晶体管区的介质层；200’-高压区第二晶体管区的介质层；

300-高压区第一晶体管区的栅电极；300’-高压区第二晶体管区的栅电极；

500-高压区第一晶体管区的间隙壁绝缘层；500’-高压区第二晶体管区的间隙壁绝缘层；

600-高压区第一晶体管区的间隙壁；600’-高压区第二晶体管区的间隙壁；

700-高压区第一晶体管区；700’-高压区第二晶体管区。

具体实施方式

如背景技术中所提及，闪存中的mos晶体管的击穿电压偏低，会影响闪存的性能。具体的来说，闪存的逻辑区的lvmos晶体管、hvmos晶体管和uhvmos晶体管中，以uhvmos晶体管为例，如图1所示，由于uhvmos晶体管中的介质层20的厚度的影响，以刻蚀的方式去除位于重掺杂源/漏区12上方的介质层20时，刻蚀时间较长，导致位于栅电极30下方的介质层20(即栅介质层)在横向上较多的被腐蚀掉，即，栅介质层两侧出现侧向腐蚀，使得栅介质层两侧出现栅介质层侧向凹陷60，进而使得后续在源/漏区(即轻掺杂源/漏区11和重掺杂源/漏区12)上方形成导电物质时，该导电物质将介质层20两侧的凹陷60填充，在uhvmos晶体管打开时电流较大，从而造成这些uhvmos晶体管的击穿电压偏低，击穿电压的均匀性较差，进而影响了产品的性能。

基于上述研究，本发明提供一种mos晶体管的形成方法，在形成轻掺杂源/漏区之后加入一刻蚀工艺，以减薄位于轻掺杂源/漏区上方的介质层厚度，以避免后续去除位于重掺杂源/漏区上方的介质层时栅介质层两侧出现侧向腐蚀，从而改善mos晶体管的击穿电压单点偏低的问题。

为使本发明的目的、特征更明显易懂，下面结合附图2a-2i对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

图3为本实施例的mos晶体管的形成方法的流程示意图。如图3所示，所述方法包括以下步骤：

s101：提供一半导体衬底，所述半导体衬底上形成有介质层，所述介质层上形成有栅电极；

s102：在所述介质层上形成图形化的第一掩模层，所述图形化的第一掩模层在所述栅电极的两侧形成有第一开口；

s103：以所述栅电极以及所述图形化的第一掩膜层为掩模，对所述第一开口下方的半导体衬底进行第一次离子注入，以在所述半导体衬底中形成轻掺杂源/漏区；

s104：以所述图形化的第一掩膜层为掩模，对所述第一开口暴露出的介质层执行刻蚀工艺，以减薄所述轻掺杂源/漏区上方的介质层的厚度，并去除所述图形化的第一掩模层；

s105：在所述栅电极两侧形成间隙壁；

s106：在所述介质层上形成图形化的第二掩模层，所述图形化的第二掩模层在所述栅电极和间隙壁的两侧形成有第二开口；

s107：以所述间隙壁和图形化的第二掩模层为掩模，对所述第二开口下方的半导体衬底进行第二次离子注入，以在所述半导体衬底中形成重掺杂源/漏区，并去除所述图形化的第二掩模层；

s108：在所述介质层上形成图形化的第三掩模层，所述图形化的第三掩模层在所述重掺杂源/漏区上方形成有第三开口；以及

s109：以所述图形化的第三掩模层为掩模，对所述第三开口暴露出的介质层执行刻蚀工艺，以去除位于重掺杂源/漏区上方的介质层，形成栅介质层。

下面结合图2a～2h以及图3对本实施例所公开的一种mos晶体管的形成方法进行更详细的介绍。需要说明的是，根据mos晶体管的源/漏区掺杂类型的不同，其可分为nmos晶体管和pmos晶体管。为便于理解，以下实施例以nmos晶体管为例进行示范性说明。

如图2a所示，首先执行步骤s101，提供一半导体衬底100，所述半导体衬底100上形成有介质层200，所述介质层200上形成有栅电极300。

所述半导体衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述半导体衬底100例如是绝缘体上硅(silicon-on-insulator，soi)基底、体硅(bulksilicon)基底、锗基底、锗硅基底、磷化铟(inp)基底、砷化镓(gaas)基底或者绝缘体上锗基底等。所述半导体衬底100中可以具有浅沟槽隔离结构(sti)以及由所述浅沟槽隔离结构限定出的用于制作mos晶体管的有源区。所述半导体衬底100中还可以具有阱区，所述阱区中的掺杂离子的导电类型通常与后续形成的源/漏区中的掺杂离子的导电类型相反，即，在n型阱区上方可以形成pmos晶体管，而在p型阱区上方可以形成nmos晶体管。

在本实施例中，所述介质层200的厚度相对较厚，例如是大于或等于当然，在其他实施例中，所述介质层200的厚度也可以小于

可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(issg)、化学气相沉积(cvd)工艺或原子层沉积工艺等工艺在所述衬底100的全局表面上形成介质层200。所述介质层200的材质可以为氧化硅或氮氧化硅等。

可以采用化学气相沉积工艺在所述介质层200的表面上沉积未掺杂的多晶硅层来作为用于制作栅电极的栅极层，也可以采用原位掺杂工艺在沉积未掺杂的多晶硅层的过程中对所述沉积的多晶硅层进行轻掺杂，以形成轻掺杂的多晶硅层，作为用于制作栅电极的栅极层。然后，刻蚀所述未掺杂的多晶硅层或轻掺杂的多晶硅层，形成栅电极300。在本发明的其他实施例中，所述栅极层也可以是未掺杂的多晶硅层和轻掺杂的多晶硅层层叠的结构。优选地，所述轻掺杂的多晶硅层与后续的所述第一次离子注入工艺中的掺杂离子的导电类型相同。所述轻掺杂的多晶硅层中的掺杂离子的浓度例如为1×e¹⁵/cm²～10×e¹⁵/cm²。

在本实施例中，所述半导体衬底100为单晶硅，所述半导体衬底100具有阱区，所述阱区中的掺杂离子的导电类型为p型，所述半导体衬底100中具有浅沟槽隔离结构(sti)，该浅沟槽隔离结构用于限定mos晶体管区域。

如图2b所示，接着执行步骤s102，在所述介质层200上形成图形化的第一掩膜层410，所述图形化的第一掩模层410在所述栅电极300的两侧形成有第一开口410a，所述第一开口410a暴露出后续形成的轻掺杂源漏区上方的介质层200。

其中，所述第一掩模层410例如是光刻胶层，所述第一掩膜层410的厚度例如是所述第一掩模层410例如是位于所述浅沟槽隔离结构上方。

如图2c所示，接着执行步骤s103，以所述栅电极300以及图形化的第一掩膜层410为掩模，对所述第一开口410a下方的半导体衬底100进行第一次离子注入，以在所述半导体衬底100中形成轻掺杂源/漏区110。

当待形成的mos晶体管为n型晶体管时，则所述第一次离子注入工艺所采用的离子为n型掺杂离子(即导电类型为n型的离子)，所述n型掺杂离子例如包括磷(p)离子、砷(as)离子和锑(sb)离子中的至少一种；当待形成的mos晶体管为p型晶体管时，则所述离子注入的工艺所采用的离子为p型掺杂离子(即导电类型为p型的离子)，所述p型掺杂离子包括硼(b)离子、氟化硼(bf2⁺)离子、镓(ga)离子和铟(in)离子中的至少一种。

如图2d所示，接着执行步骤s104，以所述图形化的第一掩膜层410为掩模，对所述第一开口410a暴露出的所述介质层200执行刻蚀工艺，以减薄轻掺杂源/漏区110上方的介质层200的厚度，并去除所述图形化的第一掩模层410。

在本实施例中，对厚度大于或等于的所述介质层的刻蚀工艺后，得到减薄后的位于轻掺杂源/漏区110上方介质层200的厚度例如是小于由上可知，经过减薄的介质层，其厚度较薄，这样一来，后续刻蚀去除重掺杂源漏区上方的介质层时，不需要过长的时间，有利于解决栅介质层两侧出现侧向腐蚀的问题，从而可改善mos晶体管的击穿电压单点偏低的问题。在其他实施例中，对厚度小于的所述介质层的刻蚀工艺后，得到减薄后的位于轻掺杂源/漏区110上方介质层200的厚度更小，其同样可改善栅介质层两侧出现侧向腐蚀的问题。

在本实施例中，以所述图形化的第一掩膜层410为掩模，对所述第一开口410a暴露出的所述介质层200执行湿法刻蚀工艺，所述湿法刻蚀工艺采用的腐蚀液为稀释的氢氟酸(dhf)。在去除所述第一掩模层410时，可以根据所述第一掩膜层410的材质，选择合适的工艺将其去除，例如当所述第一掩膜层410为光刻胶时，优选采用氧离子灰化工艺去除所述图形化的第一掩膜层410。

在其他实施例中，以所述图形化的第一掩膜层为掩模，对所述第一开口暴露出的介质层执行干法刻蚀工艺(例如等离子体刻蚀工艺)，以减薄所述轻掺杂源/漏区上方的介质层的厚度，所述干法刻蚀工艺采用的刻蚀气体包括hcl、cl2、ch2f2和o2。较佳的，在干法刻蚀工艺之后增加一清洁工艺以去除干法刻蚀产生的副产物。

接着，可以在所述栅电极300的两侧形成间隙壁绝缘层500，如图2e所示。其中，所述间隙壁绝缘层500例如为氮化物，进一步的例如为氮化硅。

继续参考图2e所示，接着执行步骤s105，在所述栅电极300(具体是间隙壁绝缘层500)两侧形成间隙壁600。其中，所述间隙壁600例如是由下至上依次包括氧化物、氮化物和氧化物，具体的，所述间隙壁600采用ono结构。

如图2f所示，接着执行步骤s106，在所述介质层200上形成图形化的第二掩模层420，所述图形化的第二掩模层420在所述栅电极300和间隙壁600的两侧形成有第二开口420a。

其中，所述图形化的第二掩膜层420例如是光刻胶层，所述图形化的第二掩膜层420的厚度例如是

如图2g所示，接着执行步骤s107，以所述间隙壁600和图形化的第二掩模层420为掩模，对所述第二开口420a下方的半导体衬底100进行第二次离子注入，以在所述半导体衬底中形成重掺杂源/漏区120，并去除所述图形化的第二掩模层420。

其中，所述第二次离子注入的离子例如为n型离子。

在本实施例中，所述第二掩膜层420为光刻胶，优选采用氧离子灰化工艺去除所述图形化的第一掩膜层。

如图2h所示，接着执行步骤s108，在所述介质层200上形成图形化的第三掩模层430，所述图形化的第三掩模层430在所述重掺杂源/漏区120上方形成有第三开口430a。

其中，所述图形化的第三掩膜层430例如是光刻胶层，所述图形化的第三掩膜层430的厚度例如是

如图2i所示，接着执行步骤s109，以所述图形化的第三掩模层430为掩模，对所述第三开口430a暴露出的介质层200执行刻蚀工艺，以去除位于重掺杂源/漏区120上方的介质层200，形成栅介质层。

本步骤中，以所述图形化的第三掩模层430为掩模，对所述第三开口430a暴露出的介质层200执行湿法刻蚀工艺，所述湿法刻蚀工艺在去除位于所述重掺杂源/漏区上方的介质层以形成栅介质层的过程中，由于暴露在反应环境中的所述介质层200，即，位于源/漏区上方的所述介质层200的厚度小于相较于未减薄前其在栅介质层两侧出现程度较小的或者没有出现凹陷，降低了该凹陷对mos晶体管的击穿电压的影响。

接着执行后续工艺，该图形化的第三掩模层用于后续工艺的掩模。

请继续参阅图2i，本实施例还提供了一种mos晶体管，通过上述方法制备而成。所述mos晶体管包括半导体衬底100，所述半导体衬底100中形成有源/漏区，所述源/漏区例如是包括轻掺杂源/漏区11和重掺杂源/漏区12，所述轻掺杂源/漏区11和重掺杂源/漏区12部分重叠。

所述mos晶体管还包括位于所述半导体衬底100上的栅介质层。所述栅介质层位于所述轻掺杂源/漏区11之间。

所述mos晶体管还包括位于所述栅介质层上的栅电极300，所述源/漏区(即，轻掺杂源/漏区11和重掺杂源/漏区12)位于所述栅电极300两侧。

所述mos晶体管还包括位于所述栅介质层上的间隙壁600，所述间隙壁600位于所述栅电极300两侧。

所述mos晶体管还包括位于间隙壁600与所述栅电极300侧壁之间的间隙壁绝缘层500。

其中，位于所述间隙壁600下方的栅介质层的厚度小于位于所述栅电极300下方的栅介质层的厚度。在本实施例中，位于所述栅电极300下方的栅介质层的厚度例如是大于或等于位于所述间隙壁600下方的栅介质层的厚度例如是小于上述结构使得mos晶体管在形成过程中避免了在栅介质层两侧出现侧向腐蚀的现象，从而改善了mos晶体管的击穿电压单点偏低的问题。

本实施例还提供了一种闪存的形成方法，图4为本实施例的闪存的形成方法的流程示意图。如图4所示，所述方法包括以下步骤：

s201：提供一半导体衬底，所述半导体衬底包括一逻辑区，所述逻辑区具有超高压第一晶体管区和超高压第二晶体管区，在所述超高压第一晶体管区和超高压第二晶体管区均形成有介质层，在所述介质层上形成有栅电极；

s202：在所述超高压第一晶体管区的介质层上形成图形化的第一晶体管区掩膜层，所述图形化的第一晶体管区掩模层在所述超高压第一晶体管区的栅电极的两侧形成有第一晶体管区开口；

s203：以所述图形化的第一晶体管区掩膜层以及超高压第一晶体管区的栅电极为掩模，对所述第一晶体管区开口下方的半导体衬底进行第一次离子注入，形成超高压第一晶体管的轻掺杂源/漏区；

s204：对所述第一晶体管区开口暴露出的超高压第一晶体管区的介质层执行刻蚀工艺，以减薄所述超高压第一晶体管区中位于轻掺杂源/漏区上方的介质层的厚度，并去除所述图形化的第一晶体管区掩膜层；

s205：在所述超高压第二晶体管区的介质层上形成图形化的第二晶体管区掩膜层，所述图形化的第二晶体管区掩模层在所述超高压第二晶体管区的栅电极的两侧形成有第二晶体管区开口；

s206：以所述图形化的第二晶体管区掩膜层以及超高压第二晶体管区的栅电极为掩模，对所述第二晶体管区开口下方的半导体衬底进行第一次离子注入，形成超高压第二晶体管的轻掺杂源/漏区；

s207：对所述第二晶体管区开口暴露出的超高压第二晶体管区的介质层执行刻蚀工艺，以减薄所述超高压第二晶体管区中位于轻掺杂源/漏区上方的介质层的厚度，并去除所述图形化的第二晶体管区掩膜层；

s208：在所述超高压第一晶体管区和超高压第二晶体管区的栅电极两侧形成间隙壁；

s209：在所述超高压第一晶体管区和超高压第二晶体管区的介质层上形成图形化的第二掩模层，所述图形化的第二掩模层在所述栅电极和间隙壁的两侧形成有第二开口；

s210：以所述间隙壁和图形化的第二掩模层为掩模，对所述第二开口下方的半导体衬底进行第二次离子注入，以在所述超高压第一晶体管区和超高压第二晶体管区中形成重掺杂源/漏区，并去除所述图形化的第二掩模层；

s211：在所述超高压第一晶体管区和超高压第二晶体管区的介质层上形成图形化的第三掩模层，所述图形化的第三掩模层在所述重掺杂源/漏区上方形成有第三开口；以及

s212：以所述图形化的第三掩模层为掩模，对所述第三开口暴露出的介质层执行刻蚀工艺，以去除所述超高压第一晶体管区和超高压第二晶体管区中位于重掺杂源/漏区上方的介质层，形成所述超高压第一晶体管区和超高压第二晶体管区栅介质层。

以下结合图4-5对本实施例所提供的一种闪存的形成方法进行详细介绍。

如图5所示，首先执行步骤s201，提供一半导体衬底，所述半导体衬底包括一逻辑区，所述逻辑区具有超高压第一晶体管区700和超高压第二晶体管区700’，在所述超高压第一晶体管区700和超高压第二晶体管区700’均形成有介质层200、200’，在所述介质层200、200’上形成有栅电极300、300’。

其中，所述介质层200、200’的厚度例如是大于或等于

在本实施例中，所述超高压第一晶体管例如为超高压nmos晶体管，所述超高压第二晶体管例如为超高压pmos晶体管。

在其他实施例中，超高压第一晶体管例如为超高压pmos晶体管，超高压第二晶体管例如为超高压nmos晶体管。

所述半导体衬底例如是单晶硅衬底，所述逻辑区例如是还包括高压mos晶体管和低压mos晶体管区，所述高压mos晶体管的介质层的厚度所述低压mos晶体管的介质层的厚度所述栅电极例如是多晶硅栅。

接着执行步骤s202，在所述超高压第一晶体管区的介质层200上形成图形化的第一晶体管区掩膜层，所述图形化的第一晶体管区掩模层在所述超高压第一晶体管区的栅电极300的两侧形成有第一晶体管区开口。其中，所述第一晶体管区掩膜层例如是光刻胶层，所述第一晶体管区掩模层的厚度例如是

接着执行步骤s203，以所述图形化的第一晶体管区掩膜层以及超高压第一晶体管区的栅电极300为掩模，对所述第一晶体管区开口下方的半导体衬底进行第一次离子注入，形成超高压第一晶体管的轻掺杂源/漏区。在本实施例中，所述超高压第一晶体管区(即超高压nmos晶体管区)的半导体衬底上第一次离子注入的离子为n型离子。

接着执行步骤s204，对所述第一晶体管区开口暴露出的超高压第一晶体管区的介质层200执行刻蚀工艺，以减薄所述超高压第一晶体管区中位于轻掺杂源/漏区上方的介质层200的厚度，并去除所述图形化的第一晶体管区掩膜层。

在本实施例中，减薄后的所述超高压第一晶体管区700中轻掺杂源/漏区上方的介质层200的厚度例如是由上可知，经过减薄所述超高压nmos晶体管区的介质层的厚度，使得其厚度较薄，以有利于改善了超高压nmos晶体管区在后续形成栅介质层时去除位于所述重掺杂源/漏区上方的介质层时，栅介质层两侧出现突出的侧向腐蚀的问题，从而有利于改善了超高压nmos晶体管的击穿电压单点偏低的问题。在本步骤中，对所述第一晶体管区开口暴露出的所述超高压第一晶体管区的介质层执行湿法刻蚀工艺，所述湿法刻蚀工艺的腐蚀液包括氢氟酸。所述第一掩膜层通过氧气灰化的方式去除掉。在其他实施例中，对所述第一晶体管区开口暴露出的所述超高压第一晶体管区的介质层执行干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括hcl、cl2、ch2f2和o2。

接着执行步骤s205，在所述超高压第二晶体管区的介质层上形成图形化的第二晶体管区掩膜层，所述图形化的第二晶体管区掩模层在所述超高压第二晶体管区的栅电极的两侧形成有第二晶体管区开口。其中，所述第二掩膜层例如是光刻胶层，所述第二掩模层的厚度例如是

接着执行步骤s206，以所述图形化的第二晶体管区掩膜层以及超高压第二晶体管区的栅电极300’为掩模，对所述第二晶体管区开口下方的半导体衬底700’(例如是超高压pmos晶体管区)进行第一次离子注入，形成超高压第二晶体管的轻掺杂源/漏区。其中，所述超高压第二晶体管区700’(例如是超高压pmos晶体管区)的半导体衬底上第一次离子注入的离子为p型离子。

接着执行步骤s207，对所述第二晶体管区开口暴露出的超高压第二晶体管区的介质层200’执行刻蚀工艺，以减薄所述超高压第二晶体管区中位于轻掺杂源/漏区上方的介质层200’的厚度，并去除所述图形化的第二晶体管区掩膜层。

减薄后的所述超高压第二晶体管区700’中位于轻掺杂源/漏区上方的介质层200’的厚度由上可知，经过减薄所述超高压pmos晶体管区的介质层的厚度，使得其厚度较薄，以有利于改善了超高压pmos晶体管区在后续形成栅介质层时去除位于所述重掺杂源/漏区上方的介质层时栅介质层两侧出现突出的侧向腐蚀的问题，有利于改善了超高压pmos晶体管的击穿电压单点偏低的问题。在本实施例中，对所述第二晶体管区开口暴露出的所述超高压第二晶体管区的介质层200’执行湿法刻蚀工艺，所述湿法刻蚀工艺的腐蚀液包括氢氟酸。在其他实施例中，对所述第二晶体管区开口暴露出所述超高压第二晶体管区的介质层执行干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括hcl、cl2、ch2f2和o2。

因此，经过对超高压第一晶体管区和超高压第二晶体管区中位于重掺杂源/漏区上方的介质层的厚度减薄，有效改善了闪存的超高压pmos晶体管和对超高压nmos晶体管的击穿电压，从而提高了闪存的逻辑区电路中uhvmos晶体管的击穿电压的均匀性，从而提高产品的电性能。

接着，在所述超高压第一晶体管区和超高压第二晶体管区的栅电极两侧形成间隙壁绝缘层500、500’。

接着执行步骤s208，在所述超高压第一晶体管区和超高压第二晶体管区的栅电极两侧形成间隙壁600、600’。

接着执行步骤s209，在所述超高压第一晶体管区和超高压第二晶体管区的介质层200、200’上形成图形化的第二掩模层，所述图形化的第二掩模层在所述栅电极300、300’和间隙壁600、600’的两侧形成有第二开口。其中，所述图形化的第二掩膜层例如是光刻胶层，所述图形化的第二掩膜层的厚度例如是

接着执行步骤s210，以所述间隙壁600、600’和图形化的第二掩模层为掩模，对所述第二开口下方的半导体衬底700、700’进行第二次离子注入，以在所述超高压第一晶体管区和超高压第二晶体管区中形成重掺杂源/漏区，并去除所述图形化的第二掩模层。其中，所述第二次离子注入的离子例如为n型离子。

接着执行步骤s211，在所述超高压第一晶体管区和超高压第二晶体管区的介质层200、200’上形成图形化的第三掩模层，所述图形化的第三掩模层在所述重掺杂源/漏区上方形成有第三开口。其中，所述图形化的第三掩膜层例如是光刻胶层，所述图形化的第三掩膜层的厚度例如是

接着执行步骤s212，以所述图形化的第三掩模层为掩模，对所述第三开口暴露出的介质层200、200’执行刻蚀工艺，以去除所述超高压第一晶体管区700和超高压第二晶体管区700’中位于重掺杂源/漏区上方的介质层200、200’，形成所述超高压第一晶体管区700和超高压第二晶体管区700’的栅介质层。

本步骤中，以所述图形化的第三掩模层为掩模，对所述第三开口暴露出的介质层200、200’执行湿法刻蚀工艺，所述湿法刻蚀工艺在去除所述超高压第一晶体管区700和超高压第二晶体管区700’中位于所述重掺杂源/漏区上方的介质层，以形成栅介质层的过程中，由于暴露在反应环境中的所述介质层200、200’，即，所述超高压第一晶体管区700和超高压第二晶体管区700’中位于重掺杂源/漏区上方的所述介质层200的厚度小于相较于未减薄前其在栅介质层两侧出现程度较小的或者没有出现凹陷，降低了该凹陷对mos晶体管的击穿电压的影响。

接着执行后续工艺，该图形化的第三掩模层用于后续工艺的掩模。

需要理解的是，上述闪存的形成方法同样适用于高压晶体管和低压晶体管，以减薄高压管和低压晶体管中位于轻掺杂源/漏区上方的介质层的厚度，从而改善了高压晶体管和低压晶体管在形成栅介质层时去除位于重掺杂源/漏区上方的介质层时栅介质层两侧出现突出的侧向腐蚀的问题。

综上可知，本发明的一种mos晶体管的形成方法，通过在形成轻掺杂源/漏区之后加入一刻蚀工艺，以减薄位于轻掺杂源/漏区上方的介质层厚度，改善了在后续形成栅介质层时去除位于所述重掺杂源/漏区上方的介质层时栅介质层两侧出现突出的侧向腐蚀的问题，从而解决了mos晶体管的击穿电压单点偏低的问题。本发明提供的一种闪存的形成方法，在形成超高压第一晶体管和超高压第二晶体管的轻掺杂源/漏区之后均加入一刻蚀工艺，改善了闪存的超高压第二晶体管区的击穿电压，从而提高了闪存的逻辑区电路中uhvmos晶体管的击穿电压的均匀性，进而提高产品的电性能。

需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。