形成半导体封装的方法与流程

本揭露的实施例是有关于一种形成半导体封装的方法。

背景技术：

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改善，半导体行业已经历快速增长。在很大程度上，集成密度的改善来自于最小特征大小(featuresize)的不断地减小，这允许更多的组件能够集成到给定区域内。随着对缩小电子装置的需求的增加，亟需更小且更具创造性的半导体管芯的封装技术。这种封装系统的一个实例是叠层封装(package-on-package，pop)技术。在pop装置中，顶部半导体封装被堆叠在底部半导体封装的顶部上，以提供高集成水平及组件密度。pop技术一般能够生产功能性得到增强且在印刷电路板(printedcircuitboard，pcb)上占用空间小的半导体装置。

技术实现要素：

本发明的一实施例公开一种形成半导体封装的方法，其特征在于，包括：将集成电路管芯及穿孔包封在模塑化合物中，所述集成电路管芯具有管芯连接件；将第一介电层沉积在所述模塑化合物之上；图案化出第一开口，所述第一开口穿过所述第一介电层且暴露出所述集成电路管芯的所述管芯连接件；将所述第一介电层平坦化；将第一晶种层沉积在所述第一介电层之上及所述第一开口中；以及在所述第一晶种层上镀覆延伸穿过所述第一介电层的第一导通孔。

本发明的一实施例公开一种形成半导体封装的方法，其特征在于，包括：将多个集成电路管芯包封在模塑化合物中，所述多个集成电路管芯中的每一者设置在晶圆上，所述多个集成电路管芯中的每一者具有管芯连接件；在所述模塑化合物及所述多个集成电路管芯之上沉积第一介电层；将所述第一介电层的整个上表面同时曝光于第一经图案化能量源；对所述第一介电层进行显影以形成暴露出所述多个集成电路管芯的第一多个开口；将所述第一介电层平坦化；以及穿过所述第一介电层形成第一金属化图案，所述第一金属化图案接触所述管芯连接件。

本发明的一实施例公开一种半导体封装，其特征在于，包括：模塑化合物；集成电路管芯，包封在所述模塑化合物中；穿孔，邻近所述集成电路管芯，所述模塑化合物在所述穿孔与所述集成电路管芯之间延伸；以及重布线结构，位于所述集成电路管芯、所述模塑化合物及所述穿孔之上，所述重布线结构电连接到所述集成电路管芯及所述穿孔，所述重布线结构包括：第一介电层，设置在所述模塑化合物之上；以及第一导电特征，延伸穿过所述第一介电层，所述第一导电特征无缝合。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出根据一些实施例的在衬底之上形成的重布线结构。

图2示出根据一些实施例的穿孔的形成。

图3示出根据一些实施例的集成电路管芯的放置。

图4示出根据一些实施例的利用包封体进行的包封。

图5示出根据一些实施例的介电层的形成。

图6a示出根据一些实施例的介电层的图案化。

图6b示出根据一些实施例的经图案化介电层的俯视图。

图7示出根据一些实施例的介电层的平坦化。

图8示出根据一些实施例的晶种层及光刻胶的形成。

图9示出根据一些实施例的导电材料的形成。

图10示出根据一些实施例的光刻胶的移除及金属化图案的形成。

图11示出根据一些实施例的介电层的形成。

图12示出根据一些实施例的金属化图案的形成。

图13示出根据一些实施例的介电层的形成。

图14示出根据一些实施例的金属化图案的形成。

图15示出根据一些实施例的介电层的形成。

图16示出根据一些实施例的凸块下金属的形成。

图17示出根据一些实施例的导电连接件的形成及集成无源装置的放置。

图18示出根据一些实施例的第一封装的形成。

附图标号说明

100：载体衬底

102：释放层

104、108、132、140、148、156：介电层

106、138、146、154：金属化图案

110：背侧重布线结构

112：穿孔

114：集成电路管芯

116：粘合剂

118：半导体衬底

120：内连线结构

122：衬垫

124：钝化膜

126：管芯连接件

128：介电材料

130：包封体

131：开口

133：晶种层

134：光刻胶

136：导电材料

160：前侧重布线结构

162：凸块下金属

166、189：导电连接件

188：集成无源装置

200：半导体封装

600：第一封装区

602：第二封装区

具体实施方式

以下公开内容提供用于实作本发明的不同特征的许多不同的实施例或实例。以下阐述组件及配置形式的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...之下”、“下方”、“下部的”、“上方”、“上部的”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

本文所论述的实施例涉及重布线结构及形成重布线结构以用于各种半导体封装中的方法。在一些实施例中，重布线结构可包括介电层、金属化图案及通孔。可通过以下方式来形成重布线结构：在半导体晶圆之上形成介电层，将介电层平坦化，在介电层之上形成光刻胶，使用对准光刻机(aligner)对半导体晶圆的整个表面上的光刻胶进行曝光，对光刻胶进行显影以在光刻胶中形成开口，在开口中形成金属化图案及通孔，以及移除光刻胶。可重复此工艺，直到形成具有期望结构及厚度的重布线结构。

使用对准光刻机对光刻胶进行曝光使得晶圆的整个表面能够被同时曝光。因此无需执行多次曝光，且在各曝光之间无缝合(stitching)。此会进一步防止多次曝光之间的重叠移位(overlayshift)。减小重叠移位意味着可形成具有更精细节距的重布线结构。此外，将每一介电层平坦化会改善每一层及总体重布线结构的平坦化程度(degreeofplanarization，dop)。

图1到图18示出根据一些实施例的在形成半导体封装200(未示于图1到图17中，但示于图18中)的工艺期间的中间步骤的剖视图(图6b示出俯视图)。也可将半导体封装200称作集成扇出型(integratedfan-out，info)封装。图1示出载体衬底100及在载体衬底100上形成的释放层102。还示出用于形成半导体封装200的第一封装区600及第二封装区602。

载体衬底100可为玻璃载体衬底、陶瓷载体衬底等。载体衬底100可为晶圆，进而使得可在载体衬底100上同时形成多个封装。载体衬底100可为圆形，且可具有300mm、约450mm、约200mm的直径或任何其他合适的直径。释放层102可由聚合物系材料形成，所述聚合物系材料可与载体衬底100一起从将在后续步骤中形成的重叠结构被移除。在一些实施例中，释放层102是在受热时失去粘合性质的环氧系热释放材料，例如光热转换(light-to-heat-conversion，lthc)释放涂层。在其他实施例中，释放层102可为紫外(ultra-violet，uv)胶，所述紫外胶在被曝光于紫外光时丧失其粘合性质。释放层102可作为液体进行分配并进行固化，释放层102可为被叠层到载体衬底100上的叠层膜(laminatefilm)，或可为类似物。释放层102的顶表面可以是等高(leveled)且可具有高平坦性程度(degreeofplanarity)。

在释放层102之上形成介电层104及金属化图案106(有时被称为重布线层或重布线)。如图1所示，在释放层102上形成介电层104。介电层104的底表面可接触释放层102的顶表面。在一些实施例中，介电层104是由例如聚苯并恶唑(polybenzoxazole，pbo)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene，bcb)等聚合物形成。在其他实施例中，介电层104是由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(phosphosilicateglass，psg)、硼硅酸盐玻璃(borosilicateglass，bsg)、掺杂硼的磷硅酸盐玻璃(boron-dopedphosphosilicateglass，bpsg)等；或者类似材料。通过例如旋转涂布(spincoating)、化学气相沉积(chemicalvapordeposition，cvd)、叠层(laminating)、类似工艺或其组合等任何可接受的沉积工艺来形成介电层104。

在介电层104上形成金属化图案106。作为实例，可通过在介电层104之上形成晶种层(图中未单独示出)来形成金属化图案106。在一些实施例中，晶种层为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层之上的铜层。可利用例如物理气相沉积(physicalvapordeposition，pvd)等来形成晶种层。

接着在晶种层上形成光刻胶并对所述光刻胶进行图案化。可通过旋转涂布等来形成光刻胶且可将所述光刻胶曝光于经图案化能量源(例如，经图案化光源)并进行显影来图案化。光刻胶的图案对应于金属化图案106。所述图案化形成穿过光刻胶的开口以暴露出晶种层。

接着在光刻胶的开口中且在晶种层的被暴露部分上形成导电材料。可通过例如电镀、无电镀覆等镀覆工艺来形成所述导电材料。导电材料可包含例如铜、钛、钨、铝等金属。接着，可移除光刻胶以及晶种层的上面未形成导电材料的部分。可通过任何可接受的工艺(例如，通过灰化工艺、剥除工艺等)来移除光刻胶。在实施例中，可使用氧等离子体来移除光刻胶。一旦光刻胶被移除，便会移除晶种层的被暴露部分。可通过例如湿式刻蚀工艺、干式刻蚀工艺等任何可接受的刻蚀工艺来移除晶种层的所述部分。导电材料与晶种层的剩余部分一起形成金属化图案106。

在金属化图案106及介电层104上形成介电层108。在一些实施例中，介电层108是由聚合物形成，所述聚合物可为例如pbo、聚酰亚胺、bcb等感光性材料。在其他实施例中，介电层108是由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃；或类似物。可通过旋转涂布、叠层、化学气相沉积、类似工艺或其组合来形成介电层108。接着对介电层108进行图案化以形成开口从而暴露出金属化图案106的一些部分。可通过以下任何可接受的工艺对介电层108进行图案化：例如当介电层108是由感光性材料形成时曝光于经图案化能量源(例如，经图案化光源))及显影；通过使用例如各向异性刻蚀进行刻蚀；或类似方式。如以下将更详细论述，可使用对准光刻机将介电层108曝光于经图案化能量源，以使得不存在形成在介电层108中的开口的缝合或重叠移位。

可将介电层104及介电层108以及金属化图案106称作背侧重布线结构(back-sideredistributionstructure)110。在一些实施例中，背侧重布线结构110可包括任何数目的介电层、金属化图案及通孔。可通过重复进行用于形成金属化图案106及介电层108的工艺而在背侧重布线结构110中形成一个或多个额外的金属化图案及介电层。可在形成金属化图案期间通过在下伏介电层中形成的开口中形成金属化图案的晶种层及导电材料来形成通孔。所述通孔可因此对各种金属化图案进行内连及电耦合。

在图2中，在背侧重布线结构110之上形成穿孔112。可通过在背侧重布线结构110(例如，介电层108及金属化图案106的被暴露部分)之上形成晶种层来形成穿孔112。在一些实施例中，晶种层为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层之上的铜层。可利用例如物理气相沉积等来形成晶种层。在晶种层上形成光刻胶并对所述光刻胶进行图案化。可通过旋转涂布等来形成光刻胶且可将所述光刻胶曝光于经图案化能量源(例如，经图案化光源)并进行显影来图案化。如以下将更详细论述，可使用对准光刻机将光刻胶曝光于经图案化能量源，以使得不存在穿孔112的缝合或重叠移位。光刻胶的图案对应于将形成的穿孔112。所述图案化形成穿过光刻胶的开口以暴露出晶种层的一些部分。在光刻胶的开口中且在晶种层的被暴露部分上形成导电材料。可通过例如电镀、无电镀覆等镀覆工艺来形成所述导电材料。导电材料可包含例如铜、钛、钨、铝等金属。移除光刻胶以及晶种层的上面未形成导电材料的部分。可通过例如灰化工艺、剥除工艺等任何可接受的工艺来移除光刻胶。在一些实施例中，可使用氧等离子体来移除光刻胶。一旦光刻胶被移除，便通过任何可接受的刻蚀工艺(例如通过湿式刻蚀、干式刻蚀等)移除晶种层的被暴露部分。晶种层的剩余部分与导电材料形成穿孔112。

在图3中，通过粘合剂116将集成电路管芯114粘合到介电层108。如图3所示，可在第一封装区600及第二封装区602中的每一者中粘合一个集成电路管芯114。在其他实施例中，可在每一区中粘合更多集成电路管芯。举例来说，在实施例中，可在每一区中粘合两个或更多个集成电路管芯114。集成电路管芯114可为逻辑管芯(例如，中央处理单元(centralprocessingunit)、微控制器等)、存储器管芯(例如，动态随机存取存储器(dynamicrandomaccessmemory，dram)管芯、静态随机存取存储器(staticrandomaccessmemory，sram)管芯等)、电力管理管芯(例如，电力管理集成电路(powermanagementintegratedcircuit，pmic)管芯)、射频(radiofrequency，rf)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system，mems)管芯、信号处理管芯(例如，数字信号处理(digitalsignalprocessing，dsp)管芯)、前端管芯(例如，模拟前端(analogfront-end，afe)管芯)、类似的管芯或其组合。此外，在一些实施例中，集成电路管芯114可为不同大小(例如，不同高度和/或表面积)，且在其他实施例中，集成电路管芯114可为相同大小(例如，相同高度和/或表面积)。

在粘合到介电层108之前，可根据适用于在集成电路管芯114中形成集成电路的制造工艺对集成电路管芯114进行处理。例如，集成电路管芯114各自分别包括半导体衬底118，例如经掺杂的或未经掺杂的硅或绝缘体上半导体(semiconductor-on-insulator，soi)衬底的有源层。半导体衬底118可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或者其组合。也可使用例如多层式衬底或梯度衬底(gradientsubstrate)等其他衬底。可在半导体衬底118中和/或半导体衬底118上形成例如晶体管、二极管、电容器、电阻器等装置且可通过由例如位于半导体衬底118上的一个或多个介电层中的金属化图案所形成的内连线结构120将各所述装置进行内连以形成集成电路。

集成电路管芯114还可包括进行外部连接的衬垫122(例如铝衬垫)。衬垫122位于可被称为集成电路管芯114的有源侧的部位上。钝化膜(passivationfilm)124位于集成电路管芯114上且位于衬垫122的一些部分上。开口穿过钝化膜124延伸到衬垫122。在穿过钝化膜124的开口中形成例如导电柱(例如，包含例如铜等金属)等管芯连接件126(示于图3中且以虚线示于后续图中)，且管芯连接件126机械耦合及电耦合到相应衬垫。可通过例如电镀或类似方法来形成管芯连接件126。管芯连接件126电耦合集成电路管芯114的相应集成电路。

介电材料128位于集成电路管芯114的有源侧上，例如位于钝化膜124及管芯连接件126上。介电材料128横向地包封管芯连接件126，且介电材料128在横向与对应的集成电路管芯114共边界。介电材料128可为聚合物，例如pbo、聚酰亚胺、bcb等；氮化物，例如氮化硅等；氧化物，例如氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃等；类似材料或其组合，且可例如通过旋转涂布、叠层、化学气相沉积等来形成介电材料128。

粘合剂116位于集成电路管芯114的背侧上并将集成电路管芯114粘合到背侧重布线结构110(例如图中的介电层108)。粘合剂116可为任何合适的粘合剂、环氧树脂、管芯贴合膜(dieattachfilm，daf)等。可将粘合剂116施加到集成电路管芯114的背侧，例如施加到相应半导体晶圆的背侧或者可施加在载体衬底100的表面之上。可例如通过锯切(sawing)或切割(dicing)而将集成电路管芯114单体化，并使用例如拾取及放置工具(pick-and-placetool)通过粘合剂116而将集成电路管芯114粘合到介电层108。

在图4中，在各种组件上形成包封体130。包封体130可为模塑化合物、环氧树脂等，且可通过压缩模塑(compressionmolding)、转移模塑(transfermolding)等来施加包封体130。在固化之后，包封体130可经历研磨工艺(grindingprocess)以暴露出穿孔112及管芯连接件126。在研磨工艺之后，穿孔112的顶表面、管芯连接件126的顶表面及包封体130的顶表面是共面的(coplanar)。在一些实施例中，可省略所述研磨，例如在已暴露出穿孔112及管芯连接件126的情况下。

在图5到图15中，形成前侧重布线结构160(未示于图5到图14中，但示于图15中)。如将在图15中所示，前侧重布线结构160包括介电层132、介电层140、介电层148、介电层156、金属化图案138、金属化图案146及金属化图案154(有时可将金属化图案138、金属化图案146及金属化图案154称为重布线层或重布线)。

在图5到图7中，在包封体130、穿孔112及集成电路管芯114上形成介电层132，且接着对介电层132进行图案化及平坦化。在图5中，在包封体130、穿孔112及集成电路管芯114之上形成介电层132。如图5所示，介电层132的最上表面可为波状的或其他不平坦形式。在一些实施例中，介电层132是由聚合物形成。所述聚合物可为例如pbo、聚酰亚胺、bcb等感光性材料，可使用光刻掩模(lithographymask)进行图案化并进行显影。在其他实施例中，介电层132是由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃；或类似物。在介电层132是由非感光性材料形成的实施例中，可通过以下方式对介电层132进行图案化：在介电层132之上形成光刻胶(图中未单独示出)，通过下述方法对光刻胶进行图案化，且刻蚀穿过光刻胶以对介电层132进行图案化。可通过旋转涂布、叠层、化学气相沉积、类似工艺或其组合来沉积介电层132。

在沉积介电层132之后，对介电层132进行曝光及显影以形成开口131，如图6a及图6b所示。可通过任何可接受的工艺、例如当介电层132为感光性材料时通过将介电层132曝光于经图案化能量源(例如，经图案化光源)来进行曝光。在一些实施例中，使用对准光刻机将介电层132曝光于经图案化能量源，以使得形成在载体衬底100之上的介电层132的整个表面被同时曝光。对准光刻机可为接触对准光刻机(contactaligner)、接近对准光刻机(proximityaligner)或任何其他合适类型的对准光刻机。在对准光刻机为接触对准光刻机的实施例中，接触光掩模(图中未单独示出)可直接接触介电层132的顶表面，且介电层132可通过接触光掩模曝光于经图案化能量源。在对准光刻机为接近对准光刻机的实施例中，接近光掩模(图中未单独示出)可与介电层132的顶表面分隔开一定间隙，且介电层132可通过接触光掩模曝光于经图案化能量源。所述间隙可为介于约10mm与约150mm之间、例如为约55mm的距离，且所述间隙可利用例如氮气(n2)等气体来填充。

对准光刻机中的接触光掩模、接近光掩模或任何其他光掩模可覆盖介电层132的整个表面，以使得介电层132的整个表面可通过对准光刻机被同时曝光。在一些实施例中，载体衬底100具有介于约200mm与约350mm之间或介于约200mm与约450mm之间、例如为约300mm的直径，且光掩模可具有介于约200mm与约350mm之间或介于约200mm与约450mm之间、例如为约350mm的直径。

可使用对准光刻机来代替步进光刻机(stepper)(有时被称为步进重复照相机(step-and-repeatcamera))。可通过使能量源穿过掩模版使用步进光刻机将晶圆的顶表面一次一帧地曝光于经图案化能量源，以在晶圆的所述表面上形成掩模版图案的图像。然后将步进光刻机移动到下一帧，且在晶圆的整个表面上重复此工艺。步进光刻机的帧大小可为约26mm×约66mm、约34mm×约52mm等。一次一帧地对晶圆的顶表面进行曝光的技术被称为缝合技术(stitchtechnique)。步进光刻机在对每一帧进行曝光之前移动并对准，这可导致在缝合界面(例如，帧至帧界面)处的相邻帧中的线端区域(line-endarea)之间产生重叠(例如，交叠)或偏移(例如，未对准)。可将线端至线端重叠和/或偏移称为缝合。缝合技术还可导致随后在半导体封装200的不同层中形成的通孔及线之间的重叠移位(例如，局部搭接区(partialland))。由于对准光刻机将介电层132的整个顶表面同时曝光，因此可不存在介电层132或随后在半导体封装200中形成的介电层、通孔及线的缝合。此外，半导体封装中的相邻层中的通孔及线之间的重叠移位可介于约0.25μm与约1.0μm之间，例如为约0.5μm，小于6μm或小于2μm。

在对介电层132进行曝光之后，可通过对介电层132施加显影剂溶液而对介电层132进行显影。可通过正性显影工艺或负性显影工艺对介电层132进行显影。在通过正性显影工艺对介电层132进行显影的实施例中，介电层132的已曝光于经图案化能量源的部分变为可溶解在显影剂溶液中且通过显影剂溶液来移除。在通过负性显影工艺对介电层132进行显影的实施例中，介电层132的已曝光于经图案化能量源的部分变为无法溶解在显影剂溶液中，且介电层132的未曝光于经图案化能量源的部分通过显影剂溶液而被移除。因此，在介电层132中形成开口131，如图6a及图6b所示。

图6b示出包含开口131的介电层132的俯视图。由于对准光刻机将介电层132的整个顶表面同时曝光于经图案化能量源，因此多个帧之间不存在缝合。同样地，随后在相邻帧中形成的金属化图案(例如分别在图10、图12及图14中所示的金属化图案138、金属化图案146及金属化图案154)的任何重叠移位均会减小或消除。举例来说，重叠移位可小于约2μm、介于约0.3μm与约1.0μm微米之间或为约0μm。因此，随后形成的金属化图案可完全落在下伏金属层上，且可形成具有更小临界尺寸的金属化图案。在一些实施例中，可利用上述方法来形成节距介于约1.0μm与约10μm之间的金属化图案。

在对介电层132进行图案化以形成开口131之后，将介电层132平坦化，如图7所示。然而，在其他实施例中，可在对介电层132进行图案化以形成开口131之前将介电层132平坦化。可使用例如化学机械平坦化(chemicalmechanicalplanarization，cmp)工艺、研磨、刻蚀平坦化工艺等任何合适的工艺来将介电层132平坦化。平坦化工艺可将介电层132的平坦化程度(dop)从小于约48.6％改善为大于约95％。在一些实施例中，可将介电层132平坦化到介于约48％与小于约100％之间或为约100％的dop。在形成金属化图案138之前或在形成开口131之前将介电层132平坦化有助于扩大光刻工艺裕度(lithographicprocessingwindow)，以使得可使用对准光刻机将介电层132的整个表面同时曝光，而非使用步进光刻机在逐次拍摄过程中一次一个地将介电层132的表面上的帧曝光。如上所述，使用对准光刻机而非步进光刻机可消除帧之间的缝合，且减小随后形成的金属化图案138的任何重叠移位。

在图8到图10中，在介电层132上形成具有通孔的金属化图案138。如图8所示，可通过在介电层132之上以及在穿过介电层132的开口中形成晶种层133来形成金属化图案138。在一些实施例中，晶种层133为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层133包括钛层及位于所述钛层之上的铜层。可利用例如物理气相沉积等来形成晶种层133。

接着在晶种层133上形成光刻胶134并对光刻胶134进行图案化。可通过旋转涂布等来形成光刻胶134且可将光刻胶134曝光于经图案化能量源并进行显影来图案化。举例来说，可使用对准光刻机将光刻胶134曝光于经图案化能量源(例如，经图案化光源)，以使得在载体衬底100之上形成的光刻胶134的整个表面被同时曝光。在载体衬底100具有300mm的直径的实施例中，可使用具有约14英寸的直径的掩模，以使得载体衬底100的整个表面可通过对准光刻机被同时曝光。光刻胶134的图案对应于金属化图案138。所述图案化形成穿过光刻胶134的开口以暴露出晶种层133。

在图9中，在光刻胶134的开口中且在晶种层133的被暴露部分上形成导电材料136。可通过例如电镀或无电镀覆等镀覆工艺来形成导电材料136。导电材料136可包括金属，如铜、钛、钨、铝等。

在图10中，移除光刻胶134以及晶种层133的上面未形成导电材料136的部分。可通过可接受的灰化工艺或剥除工艺(例如利用氧等离子体等)来移除光刻胶134。一旦光刻胶134被移除，便使用例如湿式刻蚀工艺或干式刻蚀工艺等可接受的刻蚀工艺移除晶种层133的被暴露部分。晶种层133的剩余部分与导电材料136形成金属化图案138及通孔。通孔形成在穿过介电层132的开口中，延伸到例如穿孔112和/或集成电路管芯114的管芯连接件126。由于通过对准光刻机而非步进光刻机等在介电层132中形成了开口131，因此金属化图案138无缝合，且任何重叠移位小于约2μm、介于约0.3μm与约0.1μm之间或为约0μm。

在图11中，在金属化图案138及介电层132上沉积介电层140。可由与介电层132相同或相似的材料且通过与介电层132相同或相似的方法来形成介电层140。举例来说，在一些实施例中，介电层140是由可使用光刻掩模进行图案化的聚合物形成，所述聚合物可为例如pbo、聚酰亚胺、bcb等感光性材料。在其他实施例中，介电层140是由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃；或类似物。在介电层140是由非感光性材料形成的实施例中，可通过以下方式对介电层140进行图案化：在介电层140之上形成光刻胶(图中未单独示出)，通过下述方法对光刻胶进行图案化，且刻蚀穿过光刻胶以对介电层140进行图案化。可通过旋转涂布、叠层、化学气相沉积、类似工艺或其组合来形成介电层140。可通过与介电层132相同或相似的方法对介电层140进行图案化及平坦化。举例来说，介电层140可使用对准光刻机进行曝光、进行显影以形成延伸穿过介电层140并暴露出金属化图案138的一些部分的开口，且使用例如cmp工艺、研磨或刻蚀平坦化工艺等工艺进行平坦化，如以上参照介电层132所述。在一些实施例中，可在形成暴露出金属化图案138的一些部分的开口之前将介电层140平坦化。

在图12中，在介电层140上形成具有通孔的金属化图案146。可由与金属化图案138相同或相似的材料且通过与金属化图案138相同或相似的方法来形成金属化图案146。作为形成金属化图案146的实例，在介电层140之上以及在穿过介电层140的开口中形成晶种层(图中未单独示出)。在一些实施例中，晶种层为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层之上的铜层。可利用例如物理气相沉积等来形成晶种层。

接着在晶种层上形成光刻胶(图中未单独示出)并对所述光刻胶进行图案化。可通过旋转涂布等来形成光刻胶且可将光刻胶曝光于经图案化能量源并进行显影来图案化。举例来说，可使用对准光刻机将光刻胶曝光于经图案化能量源(例如，经图案化光源)，以使得在载体衬底100之上形成的光刻胶的整个表面被同时曝光。光刻胶的图案对应于金属化图案146。所述图案化形成穿过光刻胶的开口以暴露出晶种层。

在光刻胶的开口中且在晶种层的被暴露部分上形成导电材料。可通过例如电镀或无电镀覆等镀覆工艺来形成所述导电材料。导电材料可包括金属，如铜、钛、钨、铝等。接着，移除光刻胶以及晶种层的上面未形成导电材料的部分。可例如使用氧等离子体等、通过可接受的灰化工艺或剥除工艺来移除光刻胶。一旦光刻胶被移除，便使用例如湿式刻蚀工艺或干式刻蚀工艺等可接受的刻蚀工艺移除晶种层的被暴露部分。晶种层的剩余部分与导电材料形成金属化图案146及通孔。通孔形成在开口中，穿过介电层140直到例如金属化图案138的一些部分。由于通过对准光刻机而非步进光刻机等在介电层140中形成了开口，因此金属化图案146无缝合，且任何重叠移位小于约2μm、介于约0.3μm与约0.1μm之间或为约0μm。

在图13中，在金属化图案146及介电层140上沉积介电层148。可由与介电层132相同或相似的材料且通过与介电层132相同或相似的方法来形成介电层148。举例来说，在一些实施例中，介电层148是由可使用光刻掩模进行图案化的聚合物形成，所述聚合物可为例如pbo、聚酰亚胺、bcb等感光性材料。在其他实施例中，介电层148是由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃；或类似物。在介电层148是由非感光性材料形成的实施例中，可通过以下方式对介电层148进行图案化：在介电层148之上形成光刻胶(图中未单独示出)，通过下述方法对光刻胶进行图案化，且刻蚀穿过光刻胶以对介电层148进行图案化。可通过旋转涂布、叠层、化学气相沉积、类似工艺或其组合来形成介电层148。可通过与介电层132相同或相似的方法对介电层148进行图案化及平坦化。举例来说，介电层148可使用对准光刻机进行曝光、进行显影以形成延伸穿过介电层148并暴露出金属化图案146的一些部分的开口，且使用例如cmp工艺、研磨或刻蚀平坦化工艺等工艺进行平坦化，如以上参照介电层132所述。在一些实施例中，可在形成暴露出金属化图案146的一些部分的开口之前将介电层148平坦化。

在图14中，在介电层148上形成具有通孔的金属化图案154。可由与金属化图案138相同或相似的材料且通过与金属化图案138相同或相似的方法来形成金属化图案154。作为形成金属化图案154的实例，在介电层148之上以及在穿过介电层148的开口中形成晶种层(图中未单独示出)。在一些实施例中，晶种层为金属层，所述金属层可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层之上的铜层。可利用例如物理气相沉积等来形成晶种层。

接着在晶种层上形成光刻胶(图中未单独示出)并对所述光刻胶进行图案化。可通过旋转涂布等来形成光刻胶且可将光刻胶曝光于经图案化能量源并进行显影来图案化。举例来说，可使用对准光刻机将光刻胶曝光于经图案化能量源(例如，经图案化光源)，以使得在载体衬底100之上形成的光刻胶的整个表面被同时曝光。光刻胶的图案对应于金属化图案154。所述图案化形成穿过光刻胶的开口以暴露出晶种层。

在光刻胶的开口中且在晶种层的被暴露部分上形成导电材料。可通过例如电镀或无电镀覆等镀覆工艺来形成所述导电材料。导电材料可包括金属，如铜、钛、钨、铝等。接着，移除光刻胶以及晶种层的上面未形成导电材料的部分。可例如使用氧等离子体等、通过可接受的灰化工艺或剥除工艺来移除光刻胶。一旦光刻胶被移除，便使用例如湿式刻蚀工艺或干式刻蚀工艺等可接受的刻蚀工艺移除晶种层的被暴露部分。晶种层的剩余部分与导电材料形成金属化图案154及通孔。通孔形成在开口中，穿过介电层148直到达例如金属化图案146的一些部分。由于通过对准光刻机而非步进光刻机等在介电层148中形成了开口，因此金属化图案154无缝合，且任何重叠移位小于约2μm、介于约0.3μm与约0.1μm之间或为约0μm。

在图15中，在金属化图案154及介电层148上形成介电层156。可由与介电层132相同或相似的材料且通过与介电层132相同或相似的方法来形成介电层156。举例来说，在一些实施例中，介电层156是由可使用光刻掩模进行图案化的聚合物形成，所述聚合物可为例如pbo、聚酰亚胺、bcb等感光性材料。在其他实施例中，介电层156是由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃；或类似物。在介电层156是由非感光性材料形成的实施例中，可通过以下方式对介电层156进行图案化：在介电层156之上形成光刻胶(图中未单独示出)，通过下述方法对光刻胶进行图案化，且刻蚀穿过光刻胶以对介电层156进行图案化。可通过旋转涂布、叠层、化学气相沉积、类似工艺或其组合来形成介电层156。可通过与介电层132相同或相似的方法对介电层156进行图案化及平坦化。举例来说，介电层156可使用对准光刻机进行曝光、进行显影以形成延伸穿过介电层156并暴露出金属化图案154的一些部分的开口，且使用例如cmp工艺、研磨或刻蚀平坦化工艺等工艺进行平坦化，如以上参照介电层132所述。在一些实施例中，可在形成暴露出金属化图案154的一些部分的开口之前将介电层156平坦化。

图15示出包括介电层132、介电层140、介电层148及介电层156以及金属化图案138、金属化图案146及金属化图案154的前侧重布线结构160，以作为实例。可在前侧重布线结构160中形成更多或更少的介电层及金属化图案。如果将形成更少介电层及金属化图案，则可省略以上论述的步骤及工艺。如果将形成更多介电层及金属化图案，则可重复以上论述的步骤及工艺。所属领域中的一般技术人员将易于理解哪些步骤及工艺将被省略或重复进行。

在图16中，在前侧重布线结构160的外侧上形成凸块下金属(underbumpmetallization，ubm)162。ubm162用于将导电连接件166及集成无源装置(integratedpassivedevice，ipd)188耦合到前侧重布线结构160(参见，例如图17)。在所示实施例中，将ubm162形成穿过位于介电层156中的开口到金属化图案154。ubm162可各自包括三个导电材料层，例如钛层、铜层及镍层。然而，所属领域中的一般技术人员将知，存在适合用于形成ubm162的许多合适的材料及层配置，例如铬/铬-铜合金/铜/金配置、钛/钛钨/铜配置或铜/镍/金配置。可用于ubm162的任何合适的材料或材料层均旨在包含于实施例的范围内。

在实施例中，通过在金属化图案154之上且沿着穿过介电层156的开口的内部形成每一各别层来形成ubm162。可使用镀覆工艺(例如电化学镀覆)来执行每一层的形成，然而也可依据期望的材料使用其他形成工艺，例如溅镀、蒸镀或等离子体增强型化学气相沉积(plasma-enhancedchemicalvapordeposition，pecvd)工艺。

在图17中，在ubm162上形成导电连接件166。导电连接件166可为球栅阵列(ballgridarray，bga)连接件、焊料球、金属柱、受控塌陷芯片连接(controlledcollapsechipconnection，c4)凸块、微凸块、无电镀镍钯浸金技术(electrolessnickel-electrolesspalladium-immersiongoldtechnique，enepig)形成的凸块等。导电连接件166可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，通过利用例如蒸镀、电镀、印刷、焊料转移(soldertransfer)、植球(ballplacement)等常用方法初始地形成焊料层来形成导电连接件166。一旦已在结构上形成焊料层，则可执行回焊(reflow)以便将所述材料成型成期望的凸块形状。在另一实施例中，导电连接件166为通过溅镀、印刷、电镀、无电镀覆、化学气相沉积等而形成的金属柱(例如铜柱)。所述金属柱可不含有焊料且具有实质上垂直的侧壁。在一些实施例中，在导电连接件166的顶部上形成金属盖层(metalcaplayer)(图中未示出)。金属盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，且可通过镀覆工艺来形成所述金属盖层。

还如图17所示，集成无源装置(ipd)188贴合到前侧重布线结构160。ipd188电连接到前侧重布线结构160，且前侧重布线结构160可电连接到集成电路管芯114。在实施例中，前侧重布线结构160的最底通孔(例如，金属化图案138)电连接及物理连接到每一集成电路管芯114的管芯连接件126中的一者，且ubm162电连接及物理连接到ipd188。

ipd188在结合到前侧重布线结构160之前，可根据可适用的制造工艺对ipd188进行处理。举例来说，ipd188可包括位于ipd188的主体结构中的一个或多个无源装置。所述主体结构可包括衬底和/或包封体。在包括衬底的实施例中，所述衬底可为半导体衬底，例如经掺杂的或未经掺杂的硅或者soi衬底的有源层。半导体衬底可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或者其组合。也可使用例如多层式衬底或梯度衬底等其他衬底。无源装置可包括电容器、电阻器、电感器、类似元件或其组合。可在半导体衬底中和/或半导体衬底上和/或在包封体内形成所述无源装置，且可通过由例如位于主体结构上的一个或多个介电层中的金属化图案形成的内连线结构将所述无源装置进行内连以形成ipd188。ipd188可为表面安装装置(surfacemountdevice，smd)、2端子ipd(2-terminalipd)、多端子ipd(multi-terminalipd)或其他类型的无源装置。ipd188利用导电连接件189电连接及物理连接到ubm162，由此将前侧重布线结构160耦合到ipd188。导电连接件189可相似于导电连接件166，或可为不同的。

在图18中，可执行载体剥离工艺及切割工艺以将在载体衬底100之上形成的所述多个半导体装置单体化成各别半导体封装200。图17所示装置可被翻转(图中未单独示出)，且导电连接件166可贴合到由框架(图中未单独示出)支撑的胶带(图中未单独示出)。所述胶带可为用于将装置在随后的处理中保持在适当位置的切割胶带，其可为粘合剂。接下来，通过剥离工艺将载体衬底100从装置分离(剥离)。剥离工艺可使用例如刻蚀、研磨及机械剥落等任何合适的工艺来移除载体衬底100。在一些实施例中，通过在载体衬底100的表面之上照射激光或紫外光来剥离载体衬底100。激光或紫外光破坏释放层102的化学键，且接着可易于分离载体衬底100。切割工艺可在载体剥离工艺之后执行以将在载体衬底100之上形成的所述多个半导体装置单体化成各别半导体封装200。可通过例如锯切、切割等工艺沿着图17所示第一封装区600与第二封装区602之间的虚线对各别半导体封装200进行单体化。在一些实施例中，半导体封装200可具有1mm×1mm、介于1mm×1mm与300mm×300mm或小于300mm×300mm的大小。

将介电层132、介电层140、介电层148及介电层156平坦化会改善介电层132、介电层140、介电层148及介电层156以及各别半导体封装200的总体结构的平坦化程度。在形成金属化图案138、金属化图案146、金属化图案154及ubm162之前将介电层132、介电层140、介电层148及介电层156平坦化有助于扩大光刻工艺裕度，以使得可使用对准光刻机将介电层或光刻胶的整个表面同时曝光，而非使用步进光刻机在逐次拍摄过程中一次一个地将待图案化的介电层或光刻胶的表面上的帧曝光。如上所述，使用对准光刻机而非步进光刻机使得在帧之间不存在缝合，且减小随后形成的金属化图案或ubm的任何重叠移位。

根据实施例，一种方法包括：将集成电路管芯及穿孔包封在模塑化合物中，所述集成电路管芯具有管芯连接件；在所述模塑化合物之上沉积第一介电层；图案化出第一开口，所述第一开口穿过所述第一介电层且暴露出所述集成电路管芯的所述管芯连接件；将所述第一介电层平坦化；在所述第一介电层之上及所述第一开口中沉积第一晶种层；以及在所述第一晶种层上镀敷延伸穿过所述第一介电层的第一导通孔。在实施例中，所述将所述第一介电层平坦化包括化学机械平坦化(cmp)工艺。在实施例中，所述图案化出所述第一开口包括：使用对准光刻机将所述第一介电层暴露于光。在实施例中，所述图案化出第一开口包括：将所述第一介电层曝光于经图案化能量源，且将所述第一介电层的整个顶表面同时曝光于所述经图案化能量源。在实施例中，所述方法还包括：在所述第一晶种层之上沉积光刻胶且使用对准光刻机将所述光刻胶曝光于经图案化能量源。在实施例中，所述将所述光刻胶曝光于所述经图案化能量源包括：使光掩模接触所述第一介电层的顶表面，所述光掩模覆盖所述第一介电层的整个所述顶表面。在实施例中，所述方法还包括：在所述第一介电层及所述第一导通孔之上沉积第二介电层；图案化出第二开口，所述第二开口穿过所述第二介电层且暴露出所述第一导通孔；将所述第一介电层平坦化；在所述第二介电层之上及所述第二开口中沉积第二晶种层；以及在所述第二晶种层上镀覆延伸穿过所述第二介电层的第二导通孔。

根据另一实施例，一种方法包括：将多个集成电路管芯包封在模塑化合物中，所述多个集成电路管芯中的每一者设置在晶圆上，所述多个集成电路管芯中的每一者具有管芯连接件；在所述模塑化合物及所述多个集成电路管芯之上沉积第一介电层；将所述第一介电层的整个上表面同时曝光于第一经图案化能量源；对所述第一介电层进行显影以形成暴露出所述多个集成电路管芯的第一多个开口；将所述第一介电层平坦化；以及穿过所述第一介电层形成第一金属化图案，所述第一金属化图案接触所述管芯连接件。在实施例中，所述形成所述第一金属化图案包括：在所述第一介电层之上形成晶种层；在所述晶种层之上形成光刻胶；将所述光刻胶的整个上表面同时曝光于第二经图案化能量源；对所述光刻胶进行显影以形成暴露出所述晶种层的第二多个开口；以及在所述第二多个开口中镀覆导电材料。在实施例中，所述方法还包括：在所述第一介电层及所述第一金属化图案之上沉积第二介电层；将所述第二介电层的整个上表面同时曝光于第二经图案化能量源；对所述第二介电层进行显影以形成暴露出所述第一金属化图案的第二多个开口；将所述第二介电层平坦化；以及穿过所述第二介电层形成第二金属化图案，所述第二金属化图案接触所述第一金属化图案，所述第二金属化图案相对于所述第一金属化图案具有小于2μm的重叠移位。在实施例中，所述第一介电层是在对所述第一介电层进行显影之后被平坦化。在实施例中，所述第一介电层的所述整个上表面是通过经由掩模投射能量源而被曝光，所述掩模产生所述第一经图案化能量源。在实施例中，所述掩模的直径实质上相同于所述晶圆的直径。在实施例中，所述第一介电层是在对所述第一介电层的所述整个上表面同时进行曝光之前被平坦化。

根据再一实施例，一种半导体封装包括：模塑化合物；集成电路管芯，包封在所述模塑化合物中；穿孔，邻近所述集成电路管芯，所述模塑化合物在所述穿孔与所述集成电路管芯之间延伸；以及重布线结构，位于所述集成电路管芯、所述模塑化合物及所述穿孔之上，所述重布线结构电连接到所述集成电路管芯及所述穿孔，所述重布线结构包括：第一介电层，设置在所述模塑化合物之上；以及第一导电特征，延伸穿过所述第一介电层，所述第一导电特征无缝合。在实施例中，所述第一导电特征包括延伸穿过第一介电层的第一导电通孔及在第一介电层的顶表面之上延伸的第一导电线；且重布线结构还包括第二介电层，设置在第一介电层及第一导电特征之上，所述第二介电层的顶表面具有介于48％与100％之间的第一平坦化程度；以及第二导电特征，延伸穿过第二介电层以接触第一导电特征。在实施例中，所述装置还包括：最顶介电层，设置在所述第一介电层及所述第一导电特征之上，其中所述最顶介电层的顶表面具有介于48％与100％之间的第二平坦化程度；以及ubm，延伸穿过所述最顶介电层。在实施例中，所述装置还包括贴合到所述ubm的集成无源装置。在实施例中，所述第一介电层的顶表面具有介于48％与100％之间的第一平坦化程度。在实施例中，所述第一导电特征的节距等于或小于2μm。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。