用于等离子体处理室的电极的制作方法

本发明涉及半导体器件制造。

背景技术：

在各种半导体制造工艺中，射频(rf)功率被传输到处理室内的工艺气体以产生等离子体。将衬底暴露于等离子体以在衬底上产生所需的效果。可以在处理室内定位和使用电极，以提供rf功率到等离子体处理区内的工艺气体的传输。而且，电极可以配置成将工艺气体分配到等离子体处理区。电极也可以暴露于不希望产生等离子体或损坏的区域。正是在这种背景下产生了本发明。

技术实现要素：

在一示例性实施方式中，公开了一种用于将射频功率传输到等离子体处理区的电极。该电极包括由半导体材料形成的板。该电极还包括形成在所述板的顶表面上并与所述板成一体的高导电率层。所述高导电率层具有比所述板的所述半导体材料的电阻低的电阻。所述电极包括分布的通孔。每个通孔延伸穿过所述电极的从所述高导电率层的顶表面到所述板的底表面的整个厚度。

在一示例性实施方式中，公开了一种等离子体处理系统。该系统包括等离子体产生室，该等离子体产生室包括等离子体处理区。该系统还包括衬底支撑结构，该衬底支撑结构设置在所述等离子体产生室内，在等离子体处理区下方的位置。该系统还包括电极，其设置在所述等离子体产生室内，在所述等离子体处理区上方的位置。该系统还包括在所述电极上方形成的工艺气体充气腔。所述电极包括由半导体材料形成的板。所述电极还包括形成在所述板的顶表面上并与所述板成一体的高导电率层。所述高导电率层具有比所述板的半导体材料的电阻低的电阻。所述电极包括分布的通孔。每个通孔延伸穿过所述电极的从所述高导电率层的顶表面到所述板的底表面的整个厚度。所述电极被配置为将所述工艺气体充气腔与所述等离子体处理区物理地分离，并且使工艺气体从所述工艺气体充气腔能流动通过所述分布的通孔到达所述等离子体处理区。

在一示例性实施方式中，公开了一种用于制造用于将射频功率传输到等离子体处理区的电极的方法。该方法包括形成半导体材料板。该方法还包括形成在所述板的顶表面上并与所述板成一体的高导电率层。所述高导电率层具有比所述板的半导体材料的电阻低的电阻。该方法还包括形成穿过板的分布的通孔，每个通孔形成为从所述高导电率层的顶表面延伸至所述板的底表面。

具体而言，本发明的一些方面可以阐述如下：

1.一种用于将射频功率传输到等离子体处理区的电极，其包括：

由半导体材料形成的板；和

形成在所述板的顶表面上并与所述板成一体的高导电率层，所述高导电率层具有比所述板的所述半导体材料的电阻低的电阻，

所述电极包括分布的通孔，每个通孔延伸穿过所述电极的从所述高导电率层的顶表面到所述板的底表面的整个厚度。

2.根据条款1所述的电极，其中所述电极被配置为将工艺气体充气腔与等离子体处理区物理地分离，并且使工艺气体从所述工艺气体充气腔能流动通过所述分布的通孔到达所述等离子体处理区。

3.根据条款1所述的电极，其中所述板由硅材料形成。

4.根据条款3所述的电极，其中所述硅材料是单晶硅或多晶硅。

5.根据条款3所述的电极，其中所述高导电率层是由所述板的所述硅材料形成的硅化物材料。

6.根据条款5所述的电极，其中所述硅化物材料在暴露于含氟工艺气体时不形成挥发性蚀刻副产物。

7.根据条款5所述的电极，其中所述硅化物材料是硅化钛、硅化钼、硅化钨和硅化镍中的一种或多种。

8.根据条款1所述的电极，其中所述电极的从所述高导电率层的所述顶表面到所述板的所述底表面的整个厚度是在从约0.1英寸延伸至约0.75英寸的范围内，或者在从约0.1英寸延伸至约0.5英寸的范围内，或在从约0.25英寸延伸至约0.75英寸的范围内，或在从约0.5英寸延伸至约0.75英寸的范围内，或约0.25英寸，或约0.5英寸，或约0.6英寸。

9.根据条款1所述的电极，其中，每个通孔的直径是在约0.005英寸延伸至约0.02英寸的范围内，或在约0.005英寸延伸至约0.009英寸的范围内，或在从约0.005英寸延伸至约0.007英寸的范围内，或约0.017英寸，或约0.007英寸。

10.一种等离子体处理系统，其包括：

等离子体产生室，其包括等离子体处理区；

衬底支撑结构，其设置在所述等离子体产生室内，在所述等离子体处理区下方的位置；

电极，其设置在所述等离子体产生室内，在所述等离子体处理区上方的位置；以及

在所述电极上方形成的工艺气体充气腔，

所述电极包括由半导体材料形成的板和形成在所述板的顶表面上并与所述板成一体的高导电率层，所述高导电率层具有比所述板的半导体材料的电阻低的电阻，所述电极包括分布的通孔，每个通孔延伸穿过所述电极的从所述高导电率层的顶表面到所述板的底表面的整个厚度，所述电极被配置为将所述工艺气体充气腔与所述等离子体处理区物理地分离，并且使工艺气体从所述工艺气体充气腔能流动通过所述分布的通孔到达所述等离子体处理区。

11.根据条款10所述的等离子体处理系统，其还包括：

射频电源；

阻抗匹配网络，其连接到所述射频电源的输出端；和

一个或多个导电构件，其被配置为将射频信号从所述阻抗匹配网络的所述输出端引导到所述电极。

12.根据条款10所述的等离子体处理系统，其中所述板由硅材料形成。

13.根据条款12所述的等离子体处理系统，其中所述高导电率层是由所述板的所述硅材料形成的硅化物材料。

14.根据条款10所述的等离子体处理系统，其中所述电极的从所述高导电率层的所述顶表面到所述板的所述底表面的整个厚度是在从约0.1英寸延伸至约0.75英寸的范围内，或者在从约0.1英寸延伸至约0.5英寸的范围内，或在从约0.25英寸延伸至约0.75英寸的范围内，或在从约0.5英寸延伸至约0.75英寸的范围内，或约0.25英寸，或约0.5英寸，或约0.6英寸。

15.根据条款10所述的等离子体处理系统，其中，每个通孔的直径是在约0.005英寸延伸至约0.02英寸的范围内，或在约0.005英寸延伸至约0.009英寸的范围内，或在从约0.005英寸延伸至约0.007英寸的范围内，或约0.017英寸，或约0.007英寸。

16.一种用于制造用于将射频功率传输到等离子体处理区的电极的方法，其包括：

形成半导体材料板；

形成在所述板的顶表面上并与所述板成一体的高导电率层，所述高导电率层具有比所述板的半导体材料的电阻低的电阻，以及

形成穿过所述板的分布的通孔，每个通孔形成为从所述高导电率层的顶表面延伸至所述板的底表面。

17.根据条款16所述的方法，其中所述板由硅材料形成。

18.根据条款17所述的方法，其中所述高导电率层是由所述板的硅材料形成的硅化物材料。

19.根据条款16所述的方法，其中所述电极的从所述高导电率层的所述顶表面到所述板的所述底表面的整个厚度是在从约0.1英寸延伸至约0.75英寸的范围内，或者在从约0.1英寸延伸至约0.5英寸的范围内，或在从约0.25英寸延伸至约0.75英寸的范围内，或在从约0.5英寸延伸至约0.75英寸的范围内，或约0.25英寸，或约0.5英寸，或约0.6英寸。

20.根据条款16所述的方法，其中，每个通孔的直径是在从约0.005英寸延伸至约0.02英寸的范围内，或在约0.005英寸延伸至约0.009英寸的范围内，或在从约0.005英寸延伸至约0.007英寸的范围内，或约0.017英寸，或约0.007英寸。

通过以下结合附图的详细描述，本发明的其他方面和优点将变得更加明显，附图通过示例的方式示出了本发明。

附图说明

图1示出了根据本发明的一些实施方式的用于衬底等离子体处理的等离子体处理系统。

图2a示出了根据本发明的一些实施方式的电极的竖直横截面视图。

图2b示出了根据本发明一些实施方式的电极的俯视图。

图3a示出了穿过不包括高导电率层的示例性电极的一部分的竖直横截面，其不包括高导电率层，例如不包括在如图2a中所示的电极中包括的高导电率层。

图3b示出了图3a的电极，其下表面在通孔位置处被倒圆/倒角化。

图3c示出了图3a的电极，其具有减小的总厚度，该总厚度小于对应于rf趋肤效应的距离，使得在电极的下表面上行进的rf信号将不利地延伸至工艺气体充气腔中。

图4示出了根据本发明的一些实施方式的穿过图2a的电极的一部分的竖直横截面。

图5示出了根据本发明的一些实施方式的用于制造图2a的电极以将rf功率传输到等离子体处理区的方法的流程图。

具体实施方式

在下面的描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员而言，显而易见的是，可以在没有这些具体细节中的一些或全部的情况下实践本发明。在其他情况下，未详细描述公知的处理操作，以免不必要地使本发明难以理解。

在半导体工业中，半导体衬底可以在各种类型的等离子体处理室中进行制造操作。在一些等离子体处理室中，射频(rf)信号用于激励工艺气体以将工艺气体转换成暴露于衬底的等离子体。等离子体内的反应性物质和/或带电物质被引导与衬底相互作用以改变衬底的状态，例如通过使衬底上存在的材料改性，或者在衬底上沉积材料，或者例如从衬底移除/蚀刻材料来改变衬底的状态。等离子体处理室可以配备有一个或多个电极，其用于将rf功率传输到工艺气体，以在暴露于衬底时产生等离子体。在一些实施方式中，用于将rf功率传输到工艺气体的电极还可以被配置为在等离子体处理室内彼此分离不同的体积，并且在等离子体处理室内的不同体积之间提供受控的工艺气体流。

在一些实施方式中，这里提到的衬底是经历制造过程的半导体晶片。然而，应该理解的是，在各种实施方式中，衬底可以基本上是经受基于等离子体的制造工艺的任何类型的衬底。例如，在一些实施方式中，这里提到的衬底可以是由蓝宝石、gan、gaas或sic或其他衬底材料形成的衬底，并且可以包括玻璃面板/衬底、金属箔、金属片、聚合物材料等。而且，在各种实施方式中，如本文所提及的衬底在形式、形状和/或尺寸方面可以变化。例如，在一些实施方式中，如本文所提及的衬底可对应于200mm(毫米)的半导体晶片、300mm的半导体晶片或450mm的半导体晶片。此外，在一些实施方式中，如本文所提及的衬底可以对应于非圆形衬底，例如用于平板显示器的矩形衬底等，以及其他形状。

图1示出了根据本发明的一些实施方式的用于衬底等离子体处理的等离子体处理系统100。等离子体处理系统100包括由周围结构101a、顶部结构101b和底部结构101c形成的等离子体产生室101。在各种实施方式中，周围结构101a、顶部结构101b和底部结构101c可以由各种材料形成，例如由不锈钢或铝形成，举例而言，只要室101材料在结构上能够承受压差和温度(在等离子体处理过程中将暴露于该压差和温度)，并且与等离子体处理环境在化学上相容即可。

等离子体处理系统100还包括设置在等离子体产生室101内的衬底支撑结构103。衬底支撑结构103被限定为在衬底102上执行等离子体处理操作期间将衬底102保持在其上面。在图1的示例性实施方式中，衬底支撑结构103由固定到等离子体产生室101的周围结构101a的悬臂结构105保持。然而，在其他实施方式中，衬底支撑结构103可以固定到等离子体产生室101的底部结构101c，或者固定到等离子体产生室101的另一结构上。在各种实施方式中，衬底支撑结构103可以由各种材料形成，例如由不锈钢、铝或陶瓷形成，举例而言，只要衬底支撑结构103材料在结构上能够承受压差和温度(在等离子体处理过程中将暴露于该压差和温度)，并且与等离子体处理环境在化学上相容即可。

在一些实施方式中，衬底支撑结构103可包括偏置电极107，其用于产生电场以将等离子体125的带电成分朝衬底支撑结构103吸引，从而朝向保持在衬底支撑结构103上的衬底102吸引。而且，在一些实施方式中，衬底支撑结构103可以包括多个冷却通道109，在等离子体处理操作期间冷却流体可通过冷却通道109流动以维持衬底102的温度控制。此外，在一些实施方式中，衬底支撑结构103可以包括多个提升销111，提升销111被限定为相对于衬底支撑结构103提升和降低衬底102。在一些实施方式中，门组件113设置在等离子体产生室101的周围结构101a内以使得能将衬底102插入到等离子体产生室101中或从等离子体产生室101中移除衬底102。此外，在一些实施方式中，衬底支撑结构103被定义为静电卡盘，其被配置为在等离子体处理操作期间产生静电场，以将衬底102牢固地保持在衬底支撑结构103上。

等离子体处理系统100还包括设置在等离子体产生室101内部，在衬底支撑结构103上方并且与衬底支撑结构103间隔开的电极115，以便当衬底102定位在衬底支撑结构103上时定位在衬底102上方并与衬底102间隔开。等离子体处理区117形成在电极115和衬底支撑结构103之间，并且在衬底支撑结构103的水平范围上。在一些实施方式中，在电极115和衬底支撑结构103之间测得的竖直距离118(即处理间隙)在约1厘米(cm)至约10cm的范围内。在一些实施方式中，竖直距离118为约5厘米。在一些实施方式中，竖直距离118小于1cm。在一些实施方式中，竖直距离118大于10cm。而且，在一些实施方式中，衬底支撑结构103相对于电极115的竖直位置可在等离子体处理操作的执行期间或在等离子体处理操作与等离子体处理操作之间调节。并且，在一些实施方式中，电极115相对于衬底支撑结构103的竖直位置可在等离子体处理操作的执行期间或在等离子体处理操作与等离子体处理操作之间调节。

等离子体处理系统100还包括工艺气体源119，工艺气体源119与形成在电极115上方的工艺气体充气腔120流体连通，以将工艺气体供应到工艺气体充气腔120。电极115包括分布的通孔121。为避免不必要地模糊图1，多个通孔121中的一个用标号121typ.(典型)标识。通孔121的分布被配置为以期望的模式将工艺气体从工艺气体充气腔120分配到等离子体处理区117。应当理解，通孔121的分布可以在通孔121的数量和贯穿电极115的通孔121的空间布置方面在不同实施方式之间变化。每个通孔121延伸穿过电极115的整个厚度。以这种方式，电极115被配置成将工艺气体充气腔120与等离子体处理区117物理地分离，并且使得工艺气体能从工艺气体充气腔120流动通过分布的通孔121到达等离子体处理区117，如箭头122所示。为了避免不必要地模糊图1，多个箭头122中的一个用标号122typ.(典型)标识。

在图1的示例中，工艺气体充气腔120形成在电极115上方的等离子体产生室101内。工艺气体充气腔120与工艺气体源119以及形成在电极115内的通孔121两者流体连通。在一些实施方式中，工艺气体充气腔120可以形成为以基本均匀的方式将工艺气体分配到电极115内的每个通孔121。在其他实施方式中，工艺气体充气腔120可以形成为以空间变化的方式(即以空间分区的方式)将工艺气体分配到电极115内的通孔121。

等离子体处理系统100还包括与电极115电连通的一个或多个rf电源123-1至123-n。关于rf功率频率和幅值，多个rf电源123-1至123-n中的每一个可以是独立可控的。而且，rf功率从每个rf电源123-1至123-n通过匹配电路124传输，以确保有效rf功率通过电极115传输到等离子体125负载。匹配电路124包括布置的电容器和电感器，其被配置为确保rf电源123-1至123-n所遇到的阻抗足够接近设计rf电源123-1至123-n以进行操作所针对的负载阻抗，使得由rf电源123-1至123-n产生和发送的rf信号将以有效(例如，没有不可接受的反射)的方式传输到处理区117。

在等离子体处理系统100的操作期间，由工艺气体源119供应的工艺气体进入工艺气体充气腔120并且流过电极115内的通孔121进入等离子体处理区117，在等离子体处理区117通过从电极115发出的rf功率将工艺气体转变成等离子体125。然后用过的工艺气体穿过外围通风孔127从等离子体处理区117流出，并通过排放泵131穿过排放口129泵出。在一些实施方式中，提供流量节流装置133以控制来自衬底处理区域117的使用过的工艺气体的流速。在一些实施方式中，流量节流装置133被定义为可朝向和远离外围通风孔127移动的环形结构，如箭头135所示。

图2a示出了根据本发明一些实施方式的电极115的竖直横截面视图。电极115包括由半导体材料形成的板201和形成在板201的顶表面上并与板201成一体的高导电率层203。高导电率层203具有比板201的半导体材料的电阻低的电阻。每个通孔121从高导电率层203的顶表面205延伸穿过电极115的整个厚度到达板201的底表面207。如前所述，电极115被配置为将工艺气体充气腔120与等离子体处理区117物理地分离，并且使得工艺气体能从工艺气体充气腔120流动通过分布的通孔121到达等离子体处理区117。

图2b示出了根据本发明一些实施方式的电极115的顶视图。图2b示出了通孔121的示例性分布。应当理解，通孔121在整个电极115上的分布可以以不同的方式配置以用于不同的实施方式。例如，电极115内的通孔121的总数和/或电极115内的通孔121的空间分布在不同的实施方式之间可以变化。而且，通孔121的直径在不同的实施方式之间可以变化。通常，有意义的是将通孔121的直径减小到足够小的尺寸以防止等离子体125从等离子体处理区117侵入通孔121中。在一些实施方式中，随着通孔121的直径减小，电极115内的通孔121的总数增加，以保持从工艺气体充气腔120通过电极115到达等离子体处理区117的工艺气体的规定总流率。

在一些实施方式中，半导体材料板201在电极115的整个径向范围内具有基本均匀的厚度。然而，在其他实施方式中，半导体材料板201在电极115的整个径向范围内具有一个或多个厚度变化。在这些实施方式中，高电导率层203可以相对于在电极115的整个径向范围内的一个或多个厚度变化以共形方式形成。此外，在一些实施方式中，高电导率层203在半导体材料板201的整个顶表面上形成。然而，在一些实施方式中，高导电率层203在不到半导体材料板201的整个顶表面的上方形成。例如，在一些实施方式中，高导电率层203至少在半导体材料板201的顶表面的暴露于工艺气体充气腔120的部分上形成。此外，在一些实施方式中，电极115可以是多部件电极组件内的部件。例如，在一些实施方式中，电极115可以是内电极，其由双电极组件内的单独的外电极限定。

为了更好地理解电极115，应该理解一些电极不包括如本文所公开的高导电率层203。图3a示出了通过示例性电极301的一部分的竖直横截面，该部分不包括高导电率层203，高导电率层203例如包括在如图2a所示的电极115中。与电极115类似，电极301可以设置在等离子体处理区117和工艺气体充气腔120之间。电极301在其整个竖直厚度上具有均匀的材料成分。例如，电极301可以由掺杂的硅形成，并且在其整个竖直厚度上具有基本均匀的材料成分。电极301可以是掺杂到电阻率在0.005欧姆-厘米至0.020欧姆-厘米范围内的硅电极。在这些电阻率值下，较低rf频率下的rf趋肤效应几乎完全穿透电极301的厚度。rf趋肤效应是指从电极301的外表面测量的电极301的厚度的使rf信号传播通过的部分。更具体地，rf信号通常沿着导电材料的表面行进，其中一定量的rf信号从导电材料的表面渗透到导电材料内。在电极301中，rf信号朝向电极301下方的参考接地电位行进。因此，rf信号沿着电极301的面对等离子体处理区117的下表面303行进。在该配置中，rf趋肤效应对应于测得的从电极301的下表面303到电极301内的距离305。如图3a的示例所示，电极301的总厚度307足够大，使得rf趋肤效应不会延伸通过电极301的整个厚度并进入工艺气体充气腔120。

然而，存在具有大的总厚度307的电极的缺点。一个缺点是费用高。因为电极301由昂贵的材料形成，例如在某些情况下由掺杂的硅材料形成，因此电极301的总厚度307的增加直接对应于费用的增加。而且，由硅材料形成的电极301的主要失效模式是随着电极301的下表面303暴露于等离子体处理区117内的等离子体125增加，电极301的下表面303将在通孔121位置处变成圆形/倒角。图3b示出了电极301，其下表面303在通孔121位置处为圆形/倒角。下表面303在通孔121位置处的这种变成圆/倒角导致通孔121的几何形状超出指定的尺寸范围，这又可以引起衬底的等离子体处理中的变化/漂移。当发生这种情况时，必须更换电极301。

具有大的总厚度307的电极的另一个缺点是制造较小直径的通孔121变得更加困难。需要防止等离子体125通过电极301的面对等离子体处理区117的下表面303向上进入通孔121。此外，需要较小直径的通孔121以防止在利用较高偏置电压的等离子体处理(例如用于前沿3-d存储器制造的等离子体处理)期间在通孔121中的空心阴极放电。应当理解，随着器件节点变小，蚀刻区域深宽比(即，蚀刻区域深度与蚀刻区域宽度的比率)可以变大，这需要使用更高的偏置电压来将蚀刻前沿向下拉入更深的蚀刻区域。然而，使用较高偏压会增加等离子体125向上进入电极301中的通孔121的可能性，这可能导致颗粒和其他工艺问题。因此，希望在电极301中具有数量增加的较小直径的通孔121，以防止等离子体125侵入通孔。

另外，通孔121的直径的减小受到电极301的总厚度307的限制。例如，如果通过钻穿电极301来形成通孔121，则通孔121的直径相对于电极301的总厚度307变得太小时，在不破坏钻头的情况下将通孔121完全钻穿通过电极301如果不是不可能的话，也会变得困难。而且，当钻头破坏时，电极301发生损坏的可能性很高。因此，应该理解，电极301的总厚度307越大，则在电极301内形成较小直径的通孔121越困难。相反，电极301的总厚度307越小，则越容易在电极301内形成较小直径的通孔121。

考虑到上述情况，期望使电极301更薄以降低成本并且能够形成更小直径的通孔121。然而，当电极301的总厚度307减小太多时，rf趋肤效应将超过电极301的总厚度307。更具体地，rf信号频率高达60兆赫兹时，rf趋肤效应可能变为大于电极301的总厚度307，使得在电极301的下表面303上行进的rf将延伸至覆盖电极301的工艺气体充气腔120中。图3c示出了具有总厚度307a减小的电极301，该总厚度307a小于对应于rf集肤效应的距离305，使得在电极301的下表面303上行进的rf信号将不利地延伸至工艺气体充气腔120中。必须将rf包含在电极301的体内，因为工艺气体在电极301上方的工艺气体充气腔120中被激励是不可接受的。因此，在电极301的材料组成均匀的情况下，为了形成较小直径的通孔121和/或降低电极301的成本，不可能仅仅减小电极301的总厚度307，而不会不可接受地增加工艺气体充气腔120内的工艺气体通过rf趋肤效应暴露于在电极301的下表面303上行进的rf的可能性。

图4示出了根据本发明的一些实施方式的穿过电极115的一部分的竖直横截面。应该理解和认识到，电极115的高导电率层203用作rf趋肤效应的屏障。以这种方式，从下表面207进入电极115的体内的rf延伸部被限制为测得的从下表面207到高导电率层203的距离403。因此，当电极115的总厚度401小于与rf集肤效应相对应的距离时，则高导电率层203防止rf信号延伸至覆盖电极115的工艺气体充气腔120中。利用高导电率层203，电极115的总厚度401减小的程度主要受电极115的机械特性限制，并且不受通孔121的可制造性的限制。更具体地，电极115的总厚度401可以减小，只要电极115能够机械地支撑自身并承受可能在工艺气体充气腔120和等离子体处理区117之间发生的压差即可。此外，应该理解和认识到，随着电极115的总厚度401减小，通孔121的直径405可以显著减小，而不会损害通孔121的可制造性和/或电极115的完整性。通过减小通孔121的直径405，改进了防止等离子体125侵入通孔121，并且减小了通孔121内空心阴极点亮的电位。而且，随着通孔121的直径405减小，通孔121的总数可以增加，以提供通过电极115的工艺气体的所需累积流率。

在一些实施方式中，电极115的板201由硅材料形成。硅材料可掺杂有电荷载流子以改变其导电性。在一些实施方式中，电极115的板201由单晶硅形成，其中通孔121穿过板201形成。单晶硅可掺杂有电荷载流子以改变其导电性。在一些实施方式中，电极115的板201由多晶硅形成，其中通孔121穿过板201形成。多晶硅可掺杂有电荷载流子以改变其导电性。在一些实施方式中，电极115的板201由多孔硅材料形成，其中通孔121穿过板201形成。在一些实施方式中，电极115的板201由多孔硅材料形成而无需穿过板201形成通孔121，并且多孔硅材料的多孔性使得工艺气体能从工艺气体充气腔120流到等离子体处理区117。多孔硅材料可掺杂有电荷载体以改变其导电性。

在一些实施方式中，在电极115的板201由硅材料形成的情况下，高导电率层203是由板201的硅材料形成的硅化物材料。高导电率层203的硅化物材料具有比板201的半导体材料的电阻低的电阻。通过在硅材料板201上形成作为硅化物的高导电率层203，高导电率层203的电阻率可以相对于板201的电阻率减少1到2个数量级，其使得电极115的总厚度401能减小，同时将rf趋肤效应完全约束在电极115内。在一些实施方式中，限定高导电率层203的硅化物材料，以便在暴露于含氟工艺气体时不形成挥发性蚀刻副产物。在一些实施方式中，高导电率层203的硅化物材料是硅化钛、硅化钼、硅化钨和硅化镍中的一种或多种。然而，应该理解的是，在其他实施方式中，在板201由硅材料形成的情况下，高导电率层203可以基本上是任何类型的硅化物材料，任何类型的硅化物材料提供足够高的导电性并且与它所暴露的工艺气体和等离子体处理环境化学相容。

应当理解，形成为硅化物材料的高导电率层203充当rf信号的停止层，从而将rf集肤效应约束在电极115内。在高导电率层203形成为硅化物材料的情况下，定义硅化物材料的厚度以确保硅化物材料充当rf信号的停止层。在一些实施方式中，形成为硅化物材料的高导电率层203的厚度在从约1000埃延伸至约2000埃的范围内。然而，在一些实施方式中，形成为硅化物材料的高导电率层203的厚度小于约1000埃，或大于约2000埃。在一些实施方式中，为了形成作为硅化物材料的高导电率层203，在穿过电极115形成通孔121之前，在板201上形成硅化物材料。替代地，在一些实施方式中，为了形成作为硅化物材料的高导电率层203，在作为硅化物材料的层203之后，在穿过板201形成通孔121之后，在板201上形成硅化物材料。此外，应该理解的是，可以使用基本上任何可用的硅化物形成工艺执行作为硅化物材料的高导电率层203的形成，任何可用的硅化物形成工艺例如盒式涂布机、硅化物、共沉积和反应性溅射等等。硅化是众所周知的，相对低成本的操作，其与硅电极115制造良好地集成。

在一些实施方式中，在高导电率层203形成在电极115顶部上的情况下，电极115的从高导电率层203的顶表面205到达板201的底部表面207的整个厚度401在从约0.1英寸延伸至约0.75英寸的范围内，或在从约0.1英寸延伸至约0.5英寸的范围内，或在从约0.25英寸延伸至约0.75英寸的范围内，或在从约0.5英寸延伸至约0.75英寸，或约0.25英寸，或约0.5英寸，或约0.6英寸。在其他实施方式中，在高导电率层203形成在电极115顶部上的情况下，电极115的从高导电率层203的顶表面205到达板201的底部表面207的整个厚度401可以小于约0.1英寸，或者可以大于约0.75英寸。而且，在一些实施方式中，在高导电率层203形成在电极115顶部上的情况下，通孔121的直径405为在从约0.005英寸延伸至约0.02英寸的范围内，或者在从约0.005英寸延伸至约0.009英寸的范围内，或在从约0.005英寸延伸至约0.007英寸，或约0.017英寸，或约0.007英寸。在其他实施方式中，在高导电率层203形成在电极115顶部上的情况下，通孔121的直径405可小于约0.005英寸，或大于约0.02英寸。

图5示出了根据本发明的一些实施方式的用于制造用于将rf功率传输到等离子体处理区117的电极115的方法的流程图。该方法包括用于形成半导体材料板201的操作501。在一些实施方式中，板201由硅材料形成，例如由单晶硅、多晶硅或多孔硅形成。在一些实施方式中，半导体材料板201可以掺杂有电荷载流子以在板201内获得规定的导电率。该方法还包括用于形成在板201的顶表面上的并且与板112成一体的高导电率层203的操作503。高导电率层203具有比板201的半导体材料的电阻低的电阻。在一些实施方式中，板201由硅材料形成，而高导电率层203是板201的硅材料形成的硅化物材料。该方法还包括用于形成穿过板201的分布的通孔121的操作505。每个通孔121形成为从高导电率层203的顶表面205延伸至板201的底部表面207。在一些实施方式中，操作505在操作503之后执行。在一些实施方式中，在操作503之后执行操作505。在一些实施方式中，在操作503之前执行操作505。

应当理解，在电极115的顶部(由硅材料形成)上使用硅化物作为高导电率层203以用于增加电极115顶部的导电率，从而能够减少电极115的总厚度401。电极115的总厚度401的这种减小改善了较小直径405的通孔121的可制造性，从而减少/消除了通孔121“点亮”(空心阴极放电)，并且还减少了用于形成电极115的硅材料的量，这对应于电极115成本的降低。此外，对于前沿电介质蚀刻工艺，硅电极115成本的降低是重要的考虑因素。而且，随着消耗增加，高质量硅电极115的容量/可用性将是重要的考虑因素，从而为了满足工业需求而呈现电极115生产挑战。应当理解，由高导电率层203而导致的电极115的总厚度401的减小提供了电极115的更快的生产率，以帮助满足工业需求的预期增加。

尽管出于清楚理解的目的已经详细描述了前述发明，但是显而易见的是，在所附权利要求的范围内可以实施某些改变和修改。因此，本发明的实施方式被认为是说明性的而不是限制性的，并且本发明不限于本文给出的细节，而是可以在所描述的实施方式的范围和等同方案内进行修改。