用于外延半导体成长的双曲度空腔的制作方法

本发明是有关于半导体装置制造和数种集成电路，且更特别的是，有关于用于场效应晶体管的结构及形成场效应晶体管的方法。

背景技术：

用于场效应晶体管的装置结构通常包括本体区，界定在本体区中的源极及漏极，与经组配成可施加控制电压的栅极结构，控制电压是用以开关形成于本体区中的沟道里的载子流。当施加大于指定临界电压的控制电压时，载子流便出现于源极与漏极之间的沟道中以产生装置输出电流。

外延半导体膜可用来修改场效应晶体管的效能。例如，外延半导体膜通过在沟道中诱发应力可用来增加载子移动率(carriermobility)。在p-沟道场效应晶体管中，通过施加压缩应力至沟道可增强空穴移动率。压缩应力的施加可通过在沟道的相对两侧形成外延半导体材料，例如硅锗。同样，在n-沟道场效应晶体管中，通过施加拉伸应力至沟道可增强电子移动率。拉伸应力的施加可通过在沟道的相对两侧形成外延半导体材料，例如掺碳硅。这些应力源(stressor)也可作为场效应晶体管的源极区及漏极区的一部分运作，且可充当源极区及漏极区的其他部分的掺杂物供应者。

应力源中含有的外延半导体材料容积可与装置效能及良率直接有关联。赋予沟道的应力随着容积增加而增加，这可优化移动率。容积增加也可减少源极及漏极电阻，且在某些情况也可提供一致的接触着陆区(contactlandingarea)。

因此，亟须用于场效应晶体管的改良结构与形成场效应晶体管的方法。

技术实现要素：

在本发明的一具体实施例中，提供一种用于形成场效应晶体管的方法。形成在半导体鳍片中与沟道区重叠的栅极结构。用第一蚀刻制程蚀刻该半导体鳍片以形成伸入该半导体鳍片而邻接该沟道区的第一空腔。用第二蚀刻制程蚀刻该半导体鳍片以形成容积小于该第一空腔且毗邻该第一空腔的第二空腔。

在本发明的一具体实施例中，提供一种用于形成场效应晶体管的结构。该结构包括半导体鳍片，其具有沟道区、第一空腔、与容积小于该第一空腔且毗邻该第一空腔的第二空腔。该结构进一步包括与该沟道区重叠而邻接该第一空腔的栅极结构，与源极/漏极区，其具有在该第一空腔中的第一区段与在该第二空腔中的第二区段。

附图说明

并入本专利说明书且构成其一部分的附图图示本发明的各种具体实施例，其与以上的“发明内容”及以下的“具体实施方式”一起用来解释本发明的具体实施例。

图1a的横截面图根据本发明的具体实施例图示场效应晶体管在加工方法的初始制造阶段的结构。

图1b图标图1a结构从与半导体鳍片长度平行的观点绘出位在栅极结构之间的横截面图。

图2a的横截面图图示在加工方法的后续制造阶段的图1a结构。

图2b图标图2a结构从与半导体鳍片长度平行的观点绘出位在栅极结构之间的横截面图。

图3a的横截面图图示在加工方法的后续制造阶段的图2a结构。

图3b图标图3a结构从与半导体鳍片长度平行的观点绘出位在栅极结构之间的横截面图。

图4a的横截面图图示在加工方法的后续制造阶段的图3a结构。

图4b图标图4a结构从与半导体鳍片长度平行的观点绘出位在栅极结构之间的横截面图。

图5的横截面图根据本发明的替代具体实施例图示实作成与单一扩散断点(singlediffusionbreak)有关联的结构。

具体实施方式

参考图1a、图1b且根据本发明的具体实施例，数个栅极结构14配置在半导体鳍片10的顶面12上且在半导体鳍片10中于隔开位置处的各自的沟道区11重叠。栅极结构14也可位在邻接半导体鳍片10的沟槽隔离物13上。半导体鳍片10由单晶半导体材料构成，且在一具体实施例中，半导体鳍片10可由单晶硅构成。使用侧壁成像转移(sit)制程、自对准双重图案化(sadp)、或自对准四重图案化(saqp)，通过图案化衬底或成长于衬底上的外延层，可形成半导体鳍片10。

各栅极结构14包括栅极电极15与插在栅极电极15与半导体鳍片10之间的栅极介电质17。栅极电极15可由复晶硅(亦即，多晶硅)构成，或可包括一或多个阻障金属层，功函数金属层，及/或由导体构成的填充金属层，例如金属(例如，钨(w))及/或金属氮化物或碳化物(例如，氮化钛(tin)及钛碳化铝(titaniumaluminumcarbide，tialc))。栅极介电质17可由介电质材料构成，例如二氧化硅(sio2)或高k介电质材料，例如氧化铪(hfo2)。栅极结构14可为功能栅极结构，或替代地，可为随后在取代金属栅极制程被移除且用功能栅极结构取代的牺牲栅极结构。如本文所用的用语“牺牲栅极结构”是指用于随后将会形成的功能栅极结构的占位结构。如本文所用的用语“功能栅极结构”是指用来控制场效应晶体管的输出电流(亦即，载子在沟道中的流动)的永久栅极结构。

在与各栅极结构14的垂直侧壁邻接的位置处，安置侧壁间隔件18于半导体鳍片10的顶面12上。侧壁间隔件18可由介电质材料构成，例如氮化硅(si3n4)，其用原子层沉积(ald)沉积成为共形层且用定向蚀刻制程蚀刻，例如反应性离子蚀刻(rie)。用来形成侧壁间隔件18的共形层可为保护层，它在加工互补类型的场效应晶体管时施涂于半导体鳍片10与门极结构14上面。

也安置侧壁间隔件19于半导体鳍片10的侧壁上。侧壁间隔件19可由介电质材料构成，例如氮化硅(si3n4)，其用ald沉积成为共形层且用定向蚀刻制程蚀刻，例如反应性离子蚀刻(rie)。在一具体实施例中，侧壁间隔件18及侧壁间隔件19可同时形成。

栅极结构14及侧壁间隔件18覆盖在半导体鳍片10的顶面及侧面上的各个区域。栅极结构14也可配置成与包围半导体鳍片10的浅沟槽隔离物(未图示)重叠。在半导体鳍片10的顶面12及侧面上的栅极结构14与其侧壁间隔件18之间的区域被暴露。

帽盖20配置在各栅极结构14的栅极电极15的顶面上并且横向配置在侧壁间隔件18之间的空间中。帽盖20可由介电质材料构成，例如氮化硅(si3n4)，其用化学气相沉积(cvd)沉积。

参考图2a及图2b，其中与图1a、图1b中类似的特征用相同的附图标记表示，且在加工方法的后续制造阶段，移除在暴露区上面的半导体鳍片10配置在栅极结构14之间的区段以形成朝垂直方向穿入半导体鳍片10到给定深度的沟槽或空腔22。可移除半导体鳍片10在侧壁间隔件18之间的附加区段以形成鳍片空腔21，如图2b以虚线示意图示者。使用等向性(isotropic)蚀刻制程，以适当的蚀刻化学物，可形成空腔21、22。形成空腔21、22的蚀刻制程可同时且从半导体鳍片10部分移除侧壁间隔件19，如图2b所示。

空腔22具有侧壁24，侧壁24有赋予空腔22圆球形状的给定曲度。空腔22在半导体鳍片10的顶面12的入口可具有宽度尺寸w0，其等于侧壁间隔件18之间的距离。由于在非等向性(anisotropic)蚀刻制程期间的底切，侧壁24在侧壁间隔件18下面向外弯曲到稍微大于宽度尺寸w0的宽度尺寸。空腔22因此底切侧壁间隔件18。

参考图3a、图3b，其中与图2a、图2b中类似的特征用相同的附图标记表示，且在加工方法的后续制造阶段，形成迭加于空腔22上的沟槽或空腔26。使用反应性离子蚀刻(rie)制程，以适当的蚀刻化学物，可形成空腔26，例如使用四氟化碳(ch4)作为来源气体以产生反应性离子的rie制程。该蚀刻制程为定向的干式非等向性蚀刻，且通过在栅极结构14上的侧壁间隔件18而自对准。结果，空腔26的宽度尺寸与侧壁间隔件18之间的距离相关，而且通常比该距离小一点。

空腔26的容积小于空腔22，且空腔26界定有效地加深空腔22的中央区段的尖端。由于蚀刻的非等向性和自对准，空腔22的侧壁24在侧壁间隔件18下面的部分会维持原始曲度且在形成空腔26时不被修改。此外，在非等向性蚀刻制程期间的自对准与等向性蚀刻制程的等向性会导致空腔26对于平面25呈对称，且相对于空腔22而位于中央。

空腔26有曲度与空腔22的侧壁24的曲度不同的侧壁28。特别是，侧壁28的曲度小于侧壁24的曲度。空腔26形塑成其横截面为不完整圆形，具有与其曲度半径相关的给定弧长。

形成空腔26的蚀刻制程可同时从半导体鳍片10移除侧壁间隔件19的剩余部份，如图3b所示。空腔22、26的复合形状，特别是，加上空腔26，可促进侧壁间隔件19的完全移除。

参考图4a、图4b，其中与图3a、图3b中类似的特征用相同的附图标记表示，且在加工方法的后续制造阶段，在空腔22、26中形成嵌入式源极/漏极区30且可完成多栅极鳍片型场效应晶体管(finfet)36的形成。嵌入式源极/漏极区30由成长于空腔22、26中的外延半导体材料构成且采用空腔22、26在鳍片10内部的形状。特别是，嵌入式源极/漏极区30包括位在半导体鳍片10的空腔22中的区段32与位在半导体鳍片10的空腔26中的区段34。嵌入式源极/漏极区30的区段32配置在嵌入式源极/漏极区30的区段34与半导体鳍片10的顶面12之间。在鳍片10的空腔22、26之外，源极/漏极区30的外延半导体材料采用在其外表面的切面形状(facetedshape)，如图4b所示。

外延成长制程可用来沉积外延半导体材料，例如硅锗(sige)或掺碳硅(si：c)，以形成嵌入式源极/漏极区30，且在成长期间可包括原位掺杂以赋予成长半导体材料的给定导电类型(conductivitytype)。在一具体实施例中，可用选择性外延成长制程来形成嵌入式源极/漏极区30，其中半导体材料使在半导体表面上的外延成长成核(nucleate)，但是不使绝缘体表面的外延成长成核。如本文所使用的，用语“源极/漏极区”意指可用作场效应晶体管的源极或者是漏极的半导体材料掺杂区。对于p型场效应晶体管，嵌入式源极/漏极区30的半导体材料可掺杂选自周期表第iii族(例如，硼(b))可提供p型导电性的p型掺杂物。对于n型场效应晶体管，嵌入式源极/漏极区30的半导体材料可掺杂选自周期表第v族(例如，磷(p)与砷(as))可提供n型导电性的n型掺杂物。

嵌入式源极/漏极区30可带有应变且通过控制特征化外延成长制程的条件及参数而含有内应力。嵌入式源极/漏极区30可作为嵌入式应力源，其使应力转移到半导体鳍片10的沟道区11致使沟道区11受应变影响，这可增加在装置运作期间的载子移动率。如果嵌入式源极/漏极区30由si：c构成，沟道区11中可产生适合用于n型场效应晶体管的拉伸应变。如果嵌入式源极/漏极区30由sige构成，沟道区11中可产生适合用于p型场效应晶体管的压缩应变。

参考图5，其中与图4a中类似的特征用相同的附图标记表示，且根据替代具体实施例，可实作与单一扩散断点(sbd)有关联的附加空腔26的引进，其中只有单一虚拟栅极位在主动区之间，相比之下，图1a至图4a为以双重扩散断点(ddb)实作的具体实施例。为此，可形成邻接鳍片10的浅沟槽隔离区38。形成空腔22、26的蚀刻制程对浅沟槽隔离区38的介电质材料选择性地蚀刻半导体鳍片10的半导体材料。如本文所使用的，涉及材料移除制程(例如，蚀刻)的用语“选择性”表明，在适当的蚀刻剂选择下，目标材料的材料移除率(亦即，蚀刻速率)大于暴露于材料移除制程的至少另一材料的移除率。用来形成嵌入式源极/漏极区30的外延半导体材料不会从浅沟槽隔离区38的介电质材料成核，进而修改嵌入式源极/漏极区30的形状。

用两个不同蚀刻制程来形成空腔22、26可让空腔26的形成与空腔22的形成分开进行。用非等向性蚀刻制程引进空腔26可增加外延半导体材料包含在嵌入式源极/漏极区30中的容积。通过有效植入物的充分表面积与着陆于sdb区的一致接触，源极/漏极区30由于添加区段34而增加的容积可与finfet36的装置效能有关。源极/漏极区30由于添加区段34而增加的容积可增加转移到finfet36的沟道的应力，这可进一步增加载子移动率，且可减少源极/漏极区30的电阻，两者都可增进装置效能。

形成空腔22、26于鳍片10内部的蚀刻制程同时拆除侧壁间隔件19。侧壁间隔件19由附加空腔26促进的完全移除是通过增加由鳍片10提供的成长种子的表面积来优化半导体材料在源极/漏极区30中的容积。只增加空腔22的容积也会增加空腔深度，但是会使外延半导体材料的切面(faceting)劣化，特别是在sdb区中的，而导致泄露增加且由于难以接触源极/漏极区30而使良率减降低。在不改变空腔22的轮廓或形状下达成空腔26的添加，这确保外延半导体材料的切面不劣化同时也增加外延半导体材料的容积。源极/漏极区30与浅沟槽隔离区38之间的截取高度(heightoftheintercept)也增加由此提高切面平面(facetplane)。

如以上所述的方法使用于集成电路芯片的制造。所产生的集成电路芯片可由制造者以原始晶圆形式(rawwaferform)(例如，具有多个未封装芯片的单一晶圆)、作为裸晶粒(baredie)或已封装的形式来销售。在后一情形下，芯片装在单芯片封装中(例如，塑料载体(plasticcarrier)，具有固定至主板或其他更高层载体的引脚(lead))，或多芯片封装体中(例如，具有表面互连件(surfaceinterconnection)或埋藏互连件(buriedinterconnection)任一或两者兼具的陶瓷载体)。在任一情形下，该芯片可与其他芯片、离散电路组件及/或其他信号处理装置集成为中间产品或者是最终产品。

本文所引用的用语，例如“垂直”、“水平”等，是通过举例而非用于限制的方式，来建立参考框架。如本文所用的用语“水平”界定为与半导体衬底的习知平面平行的平面，而与实际三维空间取向无关。用语“垂直”及“法线”是指与刚刚所界定的水平垂直的方向。用语“横向”是指在水平平面内的方向。用语“上方”及“下方”用来表示组件或结构相互之间的相对位置而不是相对高度。

“连接”或“耦合”至另一组件的特征可直接连接或耦合至该另一组件，或是，可存在一或多个中介组件。如果不存在中介组件，特征可“直接连接”或“直接耦合”至另一组件。如果存在至少一中介组件，特征可“间接连接”或“间接耦合”至另一组件。

为了图解说明已呈现本发明的各种具体实施例的描述，但是并非旨在穷尽或限定于所揭示的具体实施例。本领域技术人员明白仍有许多修改及变体而不脱离所述具体实施例的范畴及精神。使用于本文的术语经选定成可最好地解释具体实施例的原理、实际应用或优于在市上可找到的技术的技术改善，或使得本领域技术人员能够了解揭示于本文的具体实施例。