半导体器件和制造半导体器件的方法与流程

包括说明书、附图和摘要的、于2017年10月30日提交的日本专利申请no.2017-209307的公开内容，通过引用被整体合并在此。

本发明涉及半导体器件和制造半导体器件的方法。例如，半导体器件能够被优选地用于具有沟槽栅极功率mosfet的半导体器件。

背景技术：

具有诸如沟槽栅极功率金属氧化物半导体场效应晶体管(mosfet)的绝缘栅场效应晶体管的半导体器件被称为执行功率切换的半导体器件。

在这种类型的半导体器件中，当绝缘栅场效应晶体管中的寄生二极管执行恢复操作时，由于半导体器件的电路中的寄生电感，可能在源极电极和漏极电极之间产生浪涌电压。当绝缘栅场效应晶体管从导通切换到截止时，由于寄生电感，也可以在源极电极和漏极电极之间产生浪涌电压。浪涌电压可能导致绝缘栅场效应晶体管或另一半导体器件的击穿。

半导体器件具有缓冲器电路以减小这种浪涌电压。缓冲器电路由缓冲器部配置而成，该缓冲器部包括串联耦合的电阻和电容。串联耦合的电阻和电容并联电耦合在绝缘栅场效应晶体管的漏极电极和源极电极之间。公开具有缓冲器部的半导体器件的文献的示例包括日本未审的专利申请公开no.2017-45827和no.2017-143188。

在日本未审的专利申请公开no.2017-45827中，缓冲器部直接形成在布置有绝缘栅场效应晶体管的栅电极的区域下方。在日本未审的专利申请公开no.2017-143188中，包括电阻、电容和缓冲器电极的缓冲器部形成在被限定在半导体衬底中的缓冲器区域中。

技术实现要素：

包括绝缘栅场效应晶体管的半导体器件需要根据半导体器件的使用具有所需的缓冲器部，以便于可靠地降低浪涌电压。

从本说明书的描述和附图中将阐明其他目的和新颖特征。

一个实施例的半导体器件包括半导体衬底、第一区域、第二区域、彼此接触的第一导电类型的第一扩散层和第二导电类型的第二扩散层、绝缘栅场效应晶体管以及具有电阻和电容的缓冲器部。第一扩散层位于基底衬底侧并且电耦合到基底衬底。第二扩散层位于第一主表面侧。在第二区域中，第一扩散层和第二扩散层用作电容，同时第一扩散层电耦合到绝缘栅场效应晶体管的漏极。第二扩散层作为电阻被电耦合到绝缘栅场效应晶体管的源极。形成第二扩散层使得从第二扩散层电耦合到源极的接触在第一方向上延伸。

根据另一实施例的制造半导体器件的方法包括下述步骤。提供一种半导体衬底，其具有彼此相反的第一主表面和第二主表面，并且在第二主表面侧上具有第一导电类型的基底衬底。限定第一区域，并且在半导体衬底的第一主表面侧上的除了第一区域之外的区域中限定第二区域。通过包括在第一区域中形成绝缘栅场效应晶体管和在第二区域中形成具有电阻和电容的缓冲器部的步骤来形成元件。形成元件的步骤包括下述步骤。形成第一导电类型的第一扩散层使得从半导体衬底的第一主表面延伸到第一深度，同时电耦合到基底衬底。从半导体衬底的第一主表面到比第一深度浅的第二深度形成第二导电类型的第二扩散层使得成为第一区域中的绝缘栅场效应晶体管的沟道，并且是缓冲器部同时与第一扩散层接触，使得成为第二区域中的电容。形成源极电极使得电耦合到第一区域中的绝缘栅场效应晶体管的源极并且电耦合到第二区域中的第二扩散层。形成元件的步骤包括形成元件的步骤，使得第二扩散层在第一方向上从第二扩散层电耦合到源极电极的接触延伸。

根据一个实施例的半导体器件，能够根据半导体器件的使用减小浪涌电压。

根据另一实施例的制造半导体器件的方法，能够制造半导体器件，使得能够根据半导体器件的使用减小浪涌电压。

附图说明

图1是图示根据第一实施例的以芯片形式的半导体器件的平面图案的示例的平面图。

图2是第一实施例中的绝缘栅场效应晶体管和缓冲器部的等效电路图。

图3是图示在第一实施例中的图1中所示的框架a1内的平面图案的示例的局部平面图。

图4是图示在第一实施例中的图1中所示的框架a1内的结构的透视截面图。

图5是第一实施例中的沿着图3中所示的剖面线v-v的截面图。

图6是图示第一实施例中的制造半导体器件的方法的一个步骤的截面图。

图7是图示在第一实施例中的在图6中图示的步骤之后的步骤的截面图。

图8是图示在第一实施例中的在图7中所示的步骤之后的步骤的截面图。

图9是图示在第一实施例中的在图8中所图示的步骤之后的步骤的截面图。

图10是图示在第一实施例中的在图9中所图示的步骤之后的步骤的截面图。

图11是图示在第一实施例中的在图10中所图示的步骤之后的步骤的截面图。

图12是图示在第一实施例中的在图11中所图示的步骤之后的步骤的截面图。

图13是图示在第一实施例中的在图12中所图示的步骤之后的步骤的截面图。

图14是图示在第一实施例中的在图13中所图示的步骤之后的步骤的截面图。

图15是用于解释第一实施例中的缓冲器部的功能的第一等效电路图。

图16是用于解释第一实施例中的缓冲器部的功能的第二等效电路图。

图17是示出用于解释第一实施例中的作为缓冲器部的功能的自导通的模拟结果的曲线图。

图18是示出第一实施例中的要解释缓冲器部的功能的施加到漏极的电压和输出电容之间的关系的曲线图。

图19是示出第一实施例中的要解释缓冲器部的功能的施加到寄生二极管的电压和施加到寄生电容的电压中的每一个的时间变化的曲线图。

图20是图示第二实施例的半导体器件中的与图1中所示的框架a1内的区域对应的部分的平面图案的示例的局部平面图。

图21是图示在第二实施例中的与图1中所示的框架a1内的区域对应的部分的结构的透视截面图。

图22是图示在第三实施例的半导体器件中的与图1中所示的框架a1内的区域对应的部分的平面图案的示例的局部平面图。

图23是图示第三实施例中的与图1中所示的框架a1内的区域对应的部分的结构的透视截面图。

图24是第三实施例中的沿着图22中所示的剖面线xxiv-xxiv的截面图。

图25是图示第三实施例中的制造半导体器件的方法的一个步骤的截面图。

图26是图示第三实施例中的在图25中图示的步骤之后的步骤的截面图。

图27是图示第四实施例的半导体器件的与图1中所示的框架a1内的区域对应的部分的结构的透视截面图。

图28是图示根据第五实施例的以芯片形式的半导体器件的平面图案的示例的平面图。

图29是共同图示第五实施例中的图28中示出的框架a2内的平面图案的示例和框架a3内的平面图案的示例的第一局部平面图。

图30是共同图示第五实施例中的图28中示出的框架a2内的平面图案的示例和框架a3内的平面图案的示例的第二局部平面图。

图31是图示第五实施例中的图30中所示的框架a4内的结构的透视截面图。

图32是图示根据第六实施例的以芯片形式的半导体器件的平面图案的示例的平面图。

图33是图示第六实施例中的图32中所示的框架a5内的平面图案的示例的局部平面图。

图34是图示在第六实施例中的图33中所示的框架a6内的平面图案的示例的局部平面图。

图35是图示根据第七实施例的以芯片形式的半导体器件的平面图案的示例的平面图。

图36是图示第七实施例中的图35中所示的框架a6内的平面图案的示例的局部平面图。

图37是图示第七实施例中的图36中所示的框架a7内的平面图案的示例的局部平面图。

具体实施方式

下面的实施例均描述一种半导体器件，其包括具有沟槽栅极电极的绝缘栅场效应晶体管，并且包括缓冲器部。首先，半导体器件包括具有被定义为单元区域(第一区域)的区域的半导体衬底，其中布置有绝缘栅场效应晶体管；和被定义为缓冲器区域(第二区域)的区域，其中缓冲器部被布置。缓冲器区域被限定在除了单元区域之外没有布置绝缘栅场效应晶体管的区域中。在下文中，描述半导体器件的结构，同时具体描述缓冲器部。

第一实施例

利用半导体器件的第一示例描述第一实施例，其中缓冲器区域被限定在栅极焊盘区域中，该栅极焊盘区域中具有被布置在其中的栅极焊盘。

如图1中所示，半导体器件psd(以芯片形式)具有例如单元区域efr、栅极焊盘区域gpr和二极管焊盘区域dpr，其被限定在半导体衬底sub的第一主表面侧上。在单元区域efr中形成绝缘栅场效应晶体管mfet。

栅极焊盘gep形成在栅极焊盘区域gpr中。栅极焊盘gep通过未描述出的栅极互连电耦合到绝缘栅场效应晶体管的栅电极。栅极焊盘gep用于与外部部件电耦合。二极管焊盘dop形成在二极管焊盘区域dpr中。例如，在二极管焊盘区域dpr中形成未描述的温度检测二极管，以检测半导体器件的温度。二极管焊盘dop被电耦合到温度检测二极管。二极管焊盘dop被用于与外部部件电耦合。

形成源极电极sel使得覆盖单元区域efr。源极电极sel电耦合到绝缘栅场效应晶体管mfet的源极。形成未描述的钝化膜使得覆盖源极电极sel。例如，钝化膜具有暴露源极电极sel的开口。暴露的源极电极sel用作源极焊盘sep，用于与外部部件的电耦合。

缓冲器区域ner被限定在栅极焊盘区域gpr中。在缓冲器区域ner中，缓冲器部snr(参见图4)由作为电阻的p型扩散层pdl形成，作为电容的p型扩散层pdl和n型柱层ncl形成为缓冲器部snr(参见图4)。

缓冲器部snr的电容意指当反向偏压施加到漏极时的电容，并且在正向偏压期间给出寄生二极管。缓冲器部snr的电容对应于反向偏压(电压)。在本说明书中，为了便于描述，缓冲器部snr的电容被称为电容。电容和电阻串联电耦合。串联耦合的电容和电阻并联电耦合到绝缘栅场效应晶体管mfet。

现在描述缓冲器部和绝缘栅场效应晶体管的等效电路。如图2中所示，缓冲器部snr并联电耦合在绝缘栅场效应晶体管mfet的源极s和漏极d之间。绝缘栅场效应晶体管mfet具有作为寄生电容的电容cds、电容cgd和电容cgs，并且具有作为寄生二极管的二极管pdi。

电容cds是漏极d和源极s之间的寄生电容。电容cgd是栅极g和漏极d之间的寄生电容。电容cgs是栅极g和源极s之间的寄生电容。二极管pdi是源极s和漏极d之间的寄生二极管。电阻rg是栅极g的电阻。

缓冲器部snr具有电阻rsnb、电容cds2、电容cgd2和电容cgs2。电容cds2是漏极d和源极s之间的寄生电容，其在向漏极施加反向偏压时出现。当向漏极施加正向偏压时，出现寄生二极管pd2。电容cgd2是栅极g和漏极d之间的寄生电容。电容cgs2是栅极g和源极s之间的寄生电容。

参考图3、图4以及图5描述缓冲器部snr及其周边的结构。作为图1中所示的圆形框架a1内的结构，图3图示平面图案的示例，图4图示透视截面图的示例，并且图5图示截面图的示例。

如图3、图4以及图5中所示，缓冲器区域ner和单元区域efr均被限定在半导体衬底sub的第一主表面侧上。缓冲器区域ner被限定在栅极焊盘区域gpr中。n⁺⁺型衬底npsb(n型外延层nel)布置在半导体衬底sub的第二主表面侧上。n⁺⁺型衬底npsb电耦合到未描述的漏极电极。

在单元区域efr中，从半导体衬底sub的第一主表面到预定深度(第二深度)形成基极扩散层bdl。绝缘栅场效应晶体管的沟道形成在基极扩散层bdl中。形成n型柱层ncl使得当与n⁺⁺型衬底npsb(n型外延层nel)接触时从基极扩散层bdl的底部延伸到预定深度(第一深度)。

沟槽栅极电极tgel形成为使得从半导体衬底sub的第一主表面通过基极扩散层bdl延伸到n型柱层ncl。沟槽栅极电极tgel形成在其间具有栅极绝缘膜gif的栅极沟槽trc的内部上。沟槽栅极电极tgel以网格图案被布置。

n型源极扩散层sdl形成在基极扩散层bdl中，使得在从半导体衬底sub的第一主表面到比基极扩散层bdl的底部浅的深度的区域上延伸。源极扩散层sdl形成在其间具有栅极绝缘膜gif的沟槽栅极电极tgel的侧面上。从半导体衬底sub的第一主表面朝向n⁺⁺型衬底npsb形成多个掩埋绝缘体zof。每个掩埋绝缘体zof形成在深沟槽dtc中。

例如，掩埋绝缘体zof彼此以一定的距离被布置成岛状。掩埋绝缘体zof形成在由在平面视图中布置成网格图案的沟槽栅极电极tgel围绕的区域中。形成p型柱层pcl使得与掩埋绝缘体zof接触。p型柱层pcl也与n型柱层ncl接触。p型柱层pcl和n型柱层ncl以超结结构的形式交替地布置。

源极扩散层sdl和n型柱层ncl形成寄生电容cds。沟槽栅极电极tgel和n型柱层ncl形成寄生电容cgd。沟槽栅极电极tgel和源极扩散层sdl形成寄生电容cgs。p型柱层pcl和n型柱层ncl形成寄生二极管pd1。

在缓冲器区域ner中，p型扩散层pdl从半导体衬底sub的第一主表面形成到预定深度(第二深度)。n型柱层ncl从p型扩散层pdl的底部形成到预定深度(第一深度)，同时与n型外延层nel(n⁺⁺型衬底npsb)接触。

形成沟槽栅极电极tgel使得从半导体衬底sub的第一主表面通过p型扩散层pdl延伸到n型柱层ncl。每个沟槽栅极电极tgel形成在其间具有栅极绝缘膜gif的栅极沟槽trc的内部上。例如，沟槽栅极电极tgel在y轴方向上延伸。沟槽栅极电极tgel在与y轴交叉的x轴方向上彼此间隔地形成条纹。

位于彼此相邻的第一沟槽栅极电极tgel和第二沟槽栅极电极tgel之间的p型扩散层pdl形成缓冲器部snr的电阻rsnb。例如，电阻rsnb在y轴方向上延伸。接触cts设置在靠近单元区域efr一侧上的电阻rsnb的一端处，使得电耦合到源极电极sel(源极s)。能够通过从接触cts开始的p型扩散层pdl的长度来调节电阻rsnb的电阻值。

n型柱层ncl以与其接触的方式位于p型扩散层pdl下方。p型扩散层pdl和n型柱层ncl形成寄生电容cds2。电容cds2的电容取决于施加到漏极的反向偏压(电压)。另外，例如，p型扩散层pdl(p型柱层pcl)的尺寸(例如，x轴方向的长度、y轴方向的长度、以及z轴方向的长度)被用于变化p型扩散层pdl和n型柱层ncl之间的结区域，使得能够调节电容cds2的电容。如稍后所述，电阻rsnb的电阻值和电容cds2的电容是降低浪涌电压的重要参数。

多个掩埋绝缘体zof在位于彼此相邻的第一沟槽栅极电极tgel和第二沟槽栅极电极tgel之间的区域中沿y轴方向以彼此一定的距离被布置成岛状。掩埋绝缘体zof形成在深沟槽dtc中，使得通过p型扩散层pdl和n型柱层ncl从半导体衬底sub的第一主表面延伸到n型外延层nel。形成p型柱层pcl使得其与掩埋绝缘体zof和n型柱层ncl中的每一个接触。

沟槽栅极电极tgel和n型柱层ncl形成寄生电容cgd2。沟槽栅极电极tgel和p型扩散层pdl形成寄生电容cgs2。例如，缓冲器区域ner中的p型扩散层pdl和单元区域efr中的基极扩散层bdl被沿y轴方向延伸的沟槽栅极电极tgel分开。

形成保护绝缘膜tpf和层间绝缘膜ilf使得覆盖单元区域efr和缓冲器区域ner。形成源极电极sel和栅极焊盘gep以覆盖层间绝缘膜ilf。源极电极sel以接触方式电耦合到源极扩散层sdl和基极扩散层bdl。

源极电极sel以经由接触cts与其接触的方式电耦合到p型扩散层pdl。形成钝化膜pvf使得覆盖源极电极sel和栅极焊盘gep。如上所述配置半导体器件的主要部分。

现在描述制造半导体器件的方法的示例。首先，提供具有n⁺⁺型衬底npsb、n型外延层nel和p型外延层pel的半导体衬底sub(参见图6)。

随后，从p型外延层pel的表面到半导体衬底sub的第一主表面侧上的预定深度形成未描述的栅极沟槽。随后，执行热氧化工艺以在p型外延层pel的表面上形成未描述的氧化硅膜，该p型外延层pel包括在栅极沟槽中暴露的p型外延层pel的一部分。随后，形成未描述的多晶硅膜使得填充栅极沟槽。

随后，去除位于p型外延层pel顶部上的氧化硅膜和多晶硅膜的部分。结果，如图6中所示，留在栅极沟槽trc中的氧化硅膜的一部分形成栅极绝缘膜gif。留在栅极沟槽trc中的多晶硅膜的一部分形成沟槽栅极电极tgel。此时，沟槽栅极电极tgel形成为使得例如在缓冲器区域ner中沿y轴方向延伸(参见图3和图4)。

随后，执行热氧化工艺以在p型外延层pel的表面上形成保护绝缘膜ipf(参见图7)。随后，执行预定的光刻处理和蚀刻处理，以在单元区域efr和缓冲器区域ner中的每一个中形成深沟槽dtc(参见图7)。深沟槽dtc彼此以一定的距离被形成为岛状。

随后，如图7中所示，通过保护绝缘膜ipf和深沟槽dtc倾斜地注入n型杂质。随后，执行热处理以在单元区域efr和缓冲器区域ner中的每一个中形成n型柱层ncl。随后，如图8中所示，通过保护绝缘膜ipf和深沟槽dtc注入p型杂质。随后，执行热处理以沿着单元区域efr和缓冲器区域ner中的每一个中的深沟槽dtc的侧壁表面形成p型柱层pcl。因此，p型柱层pcl与n型柱层ncl接触。

随后，例如，形成未描述的氧化硅膜以填充深沟槽dtc。随后，例如，执行化学机械抛光(cmp)以去除位于半导体衬底sub的顶部上方的氧化硅膜的一部分，同时留下位于深沟槽dtc中的氧化硅膜的另一部分。因此，如图9中所示，掩埋绝缘体zof形成在单元区域efr和缓冲器区域ner中的每一个中。在缓冲器区域ner中，掩埋绝缘体zof在y轴方向上以彼此一定的间隔被形成为岛状(参见图3和图4)。

随后，例如，执行热氧化工艺以氧化半导体衬底sub的表面，从而形成保护绝缘膜tpf(参见图10)。随后，执行预定的光刻处理以形成未描述的光致抗蚀剂图案，以暴露其中形成基极扩散层和p型扩散层的区域。光致抗蚀剂图案用作注入掩模以通过保护绝缘膜tpf注入p型杂质。随后，去除光致抗蚀剂图案。

结果，如图10中所示，p型基极扩散层bdl形成在单元区域efr中。p型扩散层pdl形成在缓冲器区域ner中。基极扩散层bdl和p型扩散层pdl从半导体衬底sub的表面形成到比沟槽栅极电极tgel的底部浅的位置(第二深度)。因此，与在单元区域efr中形成n型柱层ncl和基极扩散层bdl的步骤平行，在缓冲器区域ner中形成缓冲器部snr的分别成为电阻和电容的n型柱层ncl和p型扩散层pdl。

随后，如图11中所示，执行预定的光刻处理以形成光致抗蚀剂图案pr1，使得覆盖缓冲器区域ner并且在单元区域efr中暴露其中形成源极扩散层的区域。随后，光致抗蚀剂图案pr1用作注入掩模以通过保护绝缘膜tpf注入n型杂质。

结果，源极扩散层sdl形成在单元区域efr中。源极扩散层sdl从基极扩散层bdl的表面形成到比基极扩散层bdl的底部浅的位置。随后，去除光致抗蚀剂图案pr1。

随后，如图12中所示，形成层间绝缘膜ilf使得覆盖半导体衬底sub(保护绝缘膜tpf)。随后，层间绝缘膜ilf被经受预定的光刻处理和蚀刻处理，使得，如图12中所示，形成开口ch1使得暴露源极扩散层sdl和基极扩散层bdl。在缓冲器区域ner中，形成开口ch2使得暴露p型扩散层pdl。

随后，例如通过溅射工艺形成未被描述的铝膜，使得覆盖层间绝缘膜ilf。铝膜被经受预定的光刻处理和蚀刻处理。结果，如图13中所示，源极电极sel形成在单元区域efr中。栅极焊盘gep形成在缓冲器区域ner(栅极焊盘区域gpr)中。

随后，如图14中所示，形成钝化膜pvf使得覆盖源极电极sel和栅极焊盘gep。随后，未被描述的划线区域被经受划片，从而取得多个半导体器件作为芯片。如上所述，完成半导体器件psd的主要部分。

在半导体器件psd中，缓冲器区域ner被限定在半导体衬底的区域中，其中除了布置有绝缘栅场效应晶体管mfet的区域之外，没有布置绝缘栅场效应晶体管。缓冲器部snr被设置在缓冲器区域ner中。现在描述缓冲器部snr的两个功能。

缓冲器部snr的第一功能是减小产生的浪涌电压。如图2中所示，绝缘栅场效应晶体管mfet最初具有源极s和漏极d之间的寄生电容cds。在半导体器件中，平行于绝缘栅场效应晶体管mfet，缓冲器部snr(电容cds2和电阻rsnb)被另外和电耦合。

因此，如图15中所示，如果在寄生二极管pd1的恢复操作等期间产生浪涌电压(反向偏压)，则浪涌电压能够被缓冲器部snr吸收为能量并因此减小(参见等效电路图中的粗线)。结果，能够防止绝缘栅场效应晶体管mfet或未被描述的外围半导体元件被击穿。

缓冲器部snr的第二功能是允许绝缘栅场效应晶体管mfet通过产生的浪涌电压被自导通，使得降低浪涌电压。自导通意味着电压(反向偏压)在漏极和源极之间施加到漏极的瞬间，根据其间的寄生电容比率在栅极和源极之间产生电压(电位差)，并且栅极被导通的现象。

在半导体器件中，在将电压施加到漏极的时刻，能够通过缓冲器部snr在栅极和源极之间进一步产生电压。因此，栅极和源极之间的净电压包括由缓冲器部snr产生的电压，此外，由栅极和源极之间的原始寄生电容比引起的栅极和源极之间的电压。

如图16中所示，施加到漏极的电压(点p1)表示为电压vds。在源极s和电容cgs之间(点p2)产生的电压表示为电压vgs1。在源极s和电阻rsnb之间(点p3)产生的电压表示为电压vs2。在源极s和电阻rsnb以及电容cgs2之间(点p4)产生的电压表示为电压vgs2。栅极和源极(点p5)之间的电压表示为电压vgs。电容cgs的电容表示为cgs。电容cgd的电容表示为cgd。电容cgd2的电容表示为cgd2。电容cgs2的电容表示为cgs2。

电压vgs1由等式1表示。

vgs1＝vds×(cgd+cgd2)/(cgs+cgs2+cgd+cgd2)(1)

电压vgs2由等式2表示。

vgs2＝vs2×cgs2/(cgs+cgs2)(2)

电压vgs由等式3表示。

vgs＝vgs1+vgs2(3)

因此，当电压vgs变得等于或高于绝缘栅场效应晶体管的阈值电压vth(vgs≥vth)时，绝缘栅场效应晶体管能够被自导通。

如上所述，当寄生二极管执行恢复操作等时，由于寄生电感，可能在源极和漏极之间产生浪涌电压。在假定的情况下，将例如约50v的电压施加到漏极d，同时绝缘栅场效应晶体管被截止。当半导体器件没有缓冲器部snr(比较示例)时，电压可以通过寄生电感瞬间增加到大约100v。因此，绝缘栅场效应晶体管等可能被这种增加的电压击穿。

与比较示例相比，半导体器件具有缓冲器部snr，从而在电压施加到半导体器件中的漏极的时刻，能够在栅极和源极之间进一步产生电压vgs2(参见等式2)。因此，栅极和源极之间(点p5)的电压vgs(参见等式3)变得高于比较示例的半导体器件中的栅极和源极之间的对应电压，并且因此绝缘栅场效应晶体管容易地被自导通。

绝缘栅场效应晶体管的自导通使漏极d和源极s之间的部分是导电的，并且从而消除其间的电压差，使得能够抑制电压vds的增加。因为瞬时抑制电压vds中的增加，所以绝缘栅场效应晶体管例如在大约数十个纳秒量级的时间段内被自导通。

电压vgs的施加时间能够通过等式1至3中所示的电容比来控制。因此能够控制在导通之后从漏极流到源极的电流，并且防止电流的过流。换句话说，能够通过电压vgs控制从漏极流到源极的电流，使其能够抑制漏极电压的增加。

图17是示出通过模拟电压vds、vs2和vgs的评估结果的曲线图。该曲线图示出在横坐标上的时间和纵坐标上的电压。曲线a示出电压vds的时间变化。曲线b示出电压vs2的时间变化。曲线c示出电压vgs的时间变化。如图17中所示，在电压vds施加到漏极的时刻，电压vs2增加。电压vs2的这种增加使电压vgs增加，导致绝缘栅场效应晶体管的自导通，并且因此抑制电压vds的突然增加。

通过发明人的评估，已经发现，如果缓冲器部snr的电阻rsnb不具有某个高电阻值，则不能产生电压vs2。已经进一步发现，缓冲器部snr的电容cds2的电容有助于产生电压vs2的时间。

已经进一步发现，栅极和源极之间的电阻有助于保持电压vgs的时间，并且随着其变大电阻更大地有助于浪涌电压的降低。根据电压条件(vgs≥vth)，自导通在具有相对低的阈值电压vth的绝缘栅场效应晶体管中是有效的。

半导体器件采用超结结构，其中n型柱层ncl和p型柱层pcl交替布置。超结结构增强降低浪涌电压的效果。

下面对此进行描述。

首先，描述超结结构中的电压vds和输出电容coss之间的关系。随着施加到漏极的电压vds增加，耗尽层从pn结表面扩展，并且最终耗尽n型柱层ncl和p型柱层pcl之间的区域。在这种情况下的电压vds和输出电容coss之间的关系如图18中所示。输出电容coss意指每单位面积的电容，其对应于漏极和源极之间的每单位面积的电容与漏极和栅极之间的每单位面积的电容之和。因为漏极和栅极之间的电容足够小于漏极和源极之间的电容，所以输出电容coss能够基本上被认为是漏极和源极之间的每单位面积的电容。

如图18中所示，当电压vds低时，耗尽层延伸得小，并且因此输出电容coss相对大。随着电压vds增加，耗尽层逐渐延伸。具体地，耗尽层从n型柱层ncl和p型柱层pcl的纵向pn结表面扩展并且最终连接在一起，并且因此这种连接的耗尽层突然在纵向方向上扩展。这大大降低输出电容coss。该曲线图揭露，当施加到漏极的电压相对低时，每单位面积的电容能够增加。也就是说，能够增加缓冲器部snr的电容。

随后，描述施加到电容的电压的行为。如图19中所示，施加到绝缘栅场效应晶体管的寄生二极管pd1的电压表示为epd(t)。施加到缓冲器部snr的电容cds2的电压表示为ec(t)。该曲线图示出当向漏极施加电压v时epd(t)和ec(t)中的每一个的时间变化。该曲线图示出横坐标上的时间和纵坐标上的电压。

当电压v施加到漏极时，施加到寄生二极管pd1的电压epd(t)立即增加，并且例如在大约数十个纳秒内达到电压v。另一方面，因为电容cds2电耦合到电阻rsnb，所以施加到电容cds2的电压ec(t)不会立即增加，而是当相对于电压ecds(t)瞬时延迟时逐渐增加。电阻rsnb的电阻值表示为rsnb，并且电容cds2的电容表示为cds2，并且因此电压ec(t)由等式4表示。

ec(t)＝v-v·exp(-1/(rsnb·cds2)·t)(4)

因此，在将电压v施加到漏极之后的预定时间内，施加到电容cds2的电压ec(t)低于电压v。如图18中所示，当施加到电容cds2的电压ec(t)相对低时，耗尽层相对小地延伸，并且因此能够增加电容cds2的每单位面积的电容。如图19中所示，例如，电压ec(t)表示为在施加到寄生二极管pd1的电压epd(t)达到电压v之前的时间点的电压va。如图18中所示，输出电容coss在这样的时间点足够高。

通过发明人的评估，已经发现，对于具有大约100v的漏极耐受电压的绝缘栅场效应晶体管，在足够低的电压vds下的输出电容coss是在柱的夹断的状态下的输出电容coss的大约100倍。柱的夹断的状态意指耗尽层从n型柱层ncl和p型柱层pcl之间的纵向pn结表面扩展并且最终连接在一起，导致完全耗尽的状态。

半导体器件采用超结结构，并且具有附加的缓冲器部snr。施加到缓冲器部snr的电容cds2的电压增加，同时相对于电压vds的增加而瞬时延迟。因此，能够在施加电压vds(浪涌电压)的初始点处增加电容cds2的电容，结果有助于降低浪涌电压。

期望耗尽层随着施加到漏极的电压vds逐渐地扩展，即，期望逐渐执行耗尽以确保电容cds2的电容以减小漏极和源极之间产生的浪涌电压。在输出电容coss和电压vds之间的期望关系中(参见图18)，输出电容coss随着电压vds的增加而逐渐减小。

在半导体器件中，其中形成缓冲器部snr的缓冲器区域被限定在未形成绝缘栅场效应晶体管的区域中，并且在此处被限定在栅极焊盘区域gpr中。栅极焊盘区域gpr的面积大约是其中形成绝缘栅场效应晶体管的单元区域efr的面积的数个百分点。

即使缓冲器部snr形成在这样的不利的栅极焊盘区域gpr中，施加到电容cds2的电压增加，同时相对于电压vds的增加而瞬时延迟，从而电容cds2的电容能够在施加电压vds(浪涌电压)的初始点处增加，这有助于降低浪涌电压。

另外，例如，能够调节在y轴方向上延伸的缓冲器部snr的长度(参见图4)，以形成具有根据半导体器件的使用减少浪涌电压最佳的电容cds2和电阻rsnb的缓冲器部snr。此外，在没有附加的步骤的情况下，能够与仅通过改变掩模图案在单元区域efr中形成绝缘栅场效应晶体管的步骤并行形成这种缓冲器部snr。

尽管已经以在栅极焊盘区域gpr中被限定缓冲器区域ner的示例性情况描述半导体器件，但是可以在二极管焊盘区域dpr(参见图1)中被限定其中未形成绝缘栅场效应晶体管的区域，其中布置有作为温度检测元件的二极管。

第二实施例

通过半导体器件的第二示例描述第二实施例，其中缓冲器区域被限定在其中布置有栅极焊盘的栅极焊盘区域中。

如图20和图21中所示，例如，在单元区域efr中，沟槽栅极电极tgel在x轴方向上彼此以一定的间隔形成为条纹，同时在y轴方向上延伸。沿着y轴方向延伸的掩埋绝缘体zof各自形成在位于彼此相邻的第一沟槽栅极电极tgel和第二沟槽栅极电极tgel之间的区域中。掩埋绝缘体zof在x轴方向上彼此以一定的间隔形成为条纹。

在缓冲器区域ner中，例如，沟槽栅极电极tgel在x轴方向上彼此以一定的间隔形成为条纹，同时在y轴方向上延伸。沿着y轴方向延伸的掩埋绝缘体zof各自形成在位于彼此相邻的第一沟槽栅极电极tgel和第二沟槽栅极电极tgel之间的区域中。掩埋绝缘体zof在x轴方向上彼此以一定的间隔形成为条纹。

因为其他配置类似于图3、图4和5中所示的半导体器件的配置，相同的部件用相同的附图标记表示，并且除非需要，否则省略重复的描述。

现在描述制造第二实施例的半导体器件的方法。除了沟槽栅极电极的图案和深沟槽的图案各自改变之外，第二实施例的半导体器件能够通过与第一实施例中描述的半导体器件的一系列制造步骤相同的制造步骤形成。具体地，在形成沟槽栅极电极的步骤(参见图6)中，沟槽栅极电极在单元区域efr和缓冲器区域ner中的每一个中形成为条纹。在形成深沟槽dtc的步骤(参见图7)中，深沟槽dtc形成为条纹。

除了第一实施例中描述的效果之外，第二实施例的半导体器件还提供以下效果。具体地，在缓冲器区域ner中，掩埋绝缘体zof以穿透p型扩散层pdl的方式形成条纹以成为电阻rsnb。因此，与掩埋绝缘体zof形成为岛状的情况相比，电流沿着窄路径流过p型扩散层pdl，导致电阻rsnb的电阻值更高。

如上所述，电阻rsnb的较高电阻值允许产生较高电压vs2(参见图16)。这使其能够增加绝缘栅场效应晶体管的自导通所需的电压vgs。结果，在具有较高阈值电压vth的绝缘栅场效应晶体管中也能够降低浪涌电压。

第三实施例

通过半导体器件的第三示例描述第三实施例，其中缓冲器区域被限定在栅极焊盘区域中，该栅极焊盘区域具有被布置在其中的栅极焊盘。

如图22、图23以及图24中所示，p型扩散层pdl被形成为从半导体衬底sub的第一主表面到缓冲器区ner中的预定深度。n型扩散层ndl被形成为从p型扩散层pdl的表面到比p型扩散层pdl的底部浅的深度。形成n型扩散层ndl，使得例如以不包括每个接触cts的方式在y轴方向上延伸，在相应的接触cts处p型扩散层pdl与源极电极sel接触。

因为其他配置类似于图3、图4和5中所示的半导体器件的那些，所以相同的部件用相同的附图标记表示，并且除非需要，省略重复的描述。

现在描述制造第三实施例的半导体器件的方法。n型扩散层ndl与形成n型源极扩散层sdl的步骤并行地形成。

首先，如图25中所示，分别作为缓冲器部snr的电阻和电容的n型柱层ncl和p型扩散层pdl通过与图6至图10所示的步骤类似的步骤形成在缓冲器区域ner中。在单元区域efr中形成n型柱层ncl和基极扩散层bdl。

随后，如图26中所示，执行预定的光刻处理以形成光致抗蚀剂图案pr2，该光致抗蚀剂图案pr2在缓冲器区域ner中暴露其中形成有n型扩散层的区域，并且暴露单元区域efr中的其中形成有源极扩散层的区域。随后，光致抗蚀剂图案pr2用作注入掩模，以通过保护绝缘膜tpf注入n型杂质。

结果，在缓冲器区域ner中形成n型扩散层ndl。源极扩散层sdl形成在单元区域efr中。随后，去除光致抗蚀剂图案pr2。随后，图22、图23和图24中所示的半导体器件的主要部分通过类似于图12至图14中所示的步骤的步骤被完成。

除了第一实施例中描述的效果之外，第三实施例的半导体器件还提供以下效果。具体地，在缓冲器区域ner中，n型扩散层ndl被形成为从半导体衬底sub的第一主表面到比p型扩散层pdl的底部浅的深度。也就是说，n型扩散层ndl形成在p型扩散层pdl的表面上以成为缓冲器部snr的电阻rsnb。因此，与没有形成n型扩散层ndl的情况相比，电阻rsnb的电阻值高。

如第一实施例中所述，电阻rsnb的较高电阻值允许产生较高电压vs2(参见图16)。这使其能够增加绝缘栅场效应晶体管自导通所需的电压vgs。结果，在具有较高阈值电压vth的绝缘栅场效应晶体管中也能够降低浪涌电压。

第四实施例

通过半导体器件的第四示例描述第四实施例，其中缓冲器区域被限定在其中布置有栅极焊盘的栅极焊盘区域中。

如图27中所示，掩埋绝缘体zof形成在单元区域efr中。另一方面，在缓冲器区域ner中没有形成掩埋绝缘体zof。因为其他配置类似于图3、图4以及图5中所示的半导体器件的配置，相同的部件用相同的附图标记表示，并且除非需要，省略重复的描述。

现在描述制造第四实施例的半导体器件的方法。除了改变深沟槽的图案之外，第四实施例的半导体器件能够通过与第一实施例中描述的半导体器件的一系列制造步骤相同的制造步骤形成。具体地，在形成深沟槽的步骤中，仅在单元区域efr中形成深沟槽，并且在缓冲器区域ner中不形成深沟槽。

在第四实施例的半导体器件中，在p型扩散层pdl中没有形成掩埋绝缘体zof以作为缓冲器区域ner中的电阻rsnb。因此，例如，在y轴方向上延伸的p型扩散层pdl的长度被设定得相对长，从而能够将电阻rsnb的电阻值设定为期望的高值。电阻rsnb的较高电阻值允许产生较高电压vs2(参见图16)。这使其能够增加对于绝缘栅场效应晶体管自导通所需的电压vgs，这有助于降低浪涌电压。

第五实施例

通过半导体器件描述第五实施例，其中缓冲器区域被限定，例如在栅极焊盘区域中，并且另一个附加电容形成在外围区域中。在半导体衬底中，单元区域efr中的基极扩散层bdl(参见图5)形成为p型扩散层，使得进一步朝向单元区域efr的外部延伸。p型扩散层的外周端沿着半导体衬底的外周位于远离外周的位置处。外围区域意指位于p型扩散层的外周端和单元区域之间的区域。对于其他实施例也是如此。

在半导体器件中，例如，缓冲器区域被限定在栅极焊盘区域中(参见图1)。此外，在外围区域中形成另一电容。该电容与缓冲器部snr并联地电耦合。

随后，参考图28、图29、图30以及图31描述外围区域等的结构。图28图示芯片形式的半导体器件的平面图案的示例。图29图示作为图28中示出的圆形框架a2内和圆形框架a3内的结构的源极电极等的排列。图30图示作为圆形框架a2内和圆形框架a3内的结构的布置在源极电极等下方的单元区域和外围区域的排列图案的示例。图31图示图30中所示的点线框a4内的区域的透视截面图的示例。

如图29中所示，源极电极sel、栅极互连gic、源极互连sic和漏极电极dic被布置在半导体器件的角部处。源极电极sel电耦合到源极扩散层sdl和基极扩散层bdl(参见图5)。源极互连sic耦合到源极电极sel。栅极互连gic电耦合到沟槽栅极电极tgel。漏极电极dic在半导体衬底的第二主表面侧上电耦合到n⁺⁺型衬底npsb(参见图5)。

如图30中所示，单元区域efr被布置在源极电极sel下方。在单元区域efr和p型扩散层pdl的外周端之间的外围区域per中形成另一电容acds。电容acds形成在阴影区域内。如图31中所示，电容acds由p型扩散层pdl和n型柱层ncl形成。p型扩散层pdl电耦合到源极s。n型柱层ncl电耦合到漏极d。

掩埋绝缘体zof从第一主表面朝向n⁺⁺型衬底npsb形成。掩埋绝缘体zof以彼此一定的间隔布置成岛状。形成p型柱层pcl使得与掩埋绝缘体zof和n型柱层ncl接触。单元区域efr的其他结构和栅极焊盘区域gpr的其他结构与图3至图5中所示的相同。

现在描述制造第五实施例的半导体器件的方法。除了沟槽栅极电极的图案和掩埋绝缘膜的图案均被改变之外，第五实施例的半导体器件能够通过与第一实施例中描述的半导体器件的一系列制造步骤相同的制造步骤形成。具体地，在形成沟槽栅极电极的步骤(参见图6)中，当沟槽栅极电极tgel形成在单元区域efr和缓冲器区域ner中时，在外围区域per中没有形成沟槽栅极电极tgel。在形成深沟槽的步骤中(参见图7)，除了单元区域efr之外，深沟槽dtc也形成在外围区域per中。

在第五实施例的半导体器件中，具体地，附加电容acds形成在外围区域per中使得与缓冲器部snr并联电耦合。与不具有电容acds的情况相比，这增加缓冲器部snr的电容cds2的电容，并且因此能够将用于生成电压vs2的时间设置得更长。结果，延长绝缘栅场效应晶体管的自导通的时间，并且因此能够可靠地降低浪涌电压。

第六实施例

通过半导体器件的第一示例描述第六实施例，其中缓冲器区域被限定在外围区域中。

参考图32、图33以及图34描述外围区域的结构。图32图示芯片形式的半导体器件的平面图案的示例。图33图示作为图32中所示的圆形框架a5内的结构的被布置在源极电极等下方的单元区域efr和外围区域per的排列图案的示例。图34图示图33中所示的点线框a6内的缓冲器部snr的平面图案的示例。

如图33中所示，源极电极sel、栅极互连gic、源极互连sic和漏极电极dic被布置在半导体器件的角部处。源极互连sic耦合到源极电极sel。栅极互连gic电耦合到沟槽栅极电极。漏极电极dic电耦合到半导体衬底的第二主表面侧上的n⁺⁺型衬底npsb(参见图5)。缓冲器部snr形成在外围区域per中。

除了沟槽栅极电极的布置图案稍微不同之外，缓冲器部snr的结构与第一实施例中描述的半导体器件的缓冲器部snr的结构基本相同。如图34所示，在缓冲器区域ner中，沟槽栅极电极tgel以在x轴方向上延伸同时蜿蜒并夹入(tuck)各接触cts的方式在y轴方向上彼此以一定的间隔布置。

缓冲器部snr由p型扩散层pdl、n型柱层ncl等形成。p型扩散层pdl以在每个接触cts处与源极s接触的方式电耦合到源极s。源极互连sic位于相对于单元区域efr的x轴的负侧上，跨越栅极互连gic设置在源极sel旁边。因此，每个接触cts布置在x轴的负侧的端部处。因为其他配置类似于图3、图4中所示的半导体器件的配置等等，相同的部件用相同的附图标记表示，并且除非需要，省略重复的描述。

在第六实施例的半导体器件中，如第一实施例中所述，在寄生二极管的恢复操作期间产生的浪涌电压能够被缓冲器部snr吸收为能量。绝缘栅场效应晶体管mfet能够通过产生的浪涌电压被自导通以降低浪涌电压。此外，这种缓冲器部snr能够在没有附加的步骤的情况下与形成绝缘栅场效应晶体管的步骤并行形成。

第七实施例

通过半导体器件的第二示例描述第七实施例，其中缓冲器区域被限定在外围区域中。

参考图35、图36以及图37描述外围区域的结构。图35图示芯片形式的半导体器件的平面图案的示例。图36图示作为图35中所示的圆形框架a7内的结构的布置在源极电极等下方的单元区域efr和外围区域per的排列图案的示例。图37图示在图35中所示的点线框a7内的缓冲器部snr的平面图案的示例。

如图36中所示，源极电极sel、栅极互连gic、源极互连sic和漏极电极dic被布置在半导体器件的角部处。源极互连sic耦合到源极电极sel。栅极互连gic电耦合到沟槽栅极电极。漏极电极dic电耦合到半导体衬底的第二主表面侧上的n⁺⁺型衬底npsb(参见图5)。缓冲器部snr形成在外围区域per中。

缓冲器部snr的结构与第一实施例中描述的半导体器件的缓冲器部snr的结构基本相同。如图37中所示，在缓冲器区域ner中，沟槽栅极电极tgel以在y轴方向上延伸并且夹入各接触cts的方式在x轴方向上彼此间隔地布置。

缓冲器部snr由p型扩散层pdl、n型柱层ncl等形成。p型扩散层pdl以在每个接触cts处与源极s接触的方式电耦合到源极s。源极互连sic相对于单元区域efr位于x轴的法线方向侧，并且直接耦合到源极电极sel。例如，接触cts被布置在y轴的正侧的端部处。因为其他配置类似于图3、图4等中所示的半导体器件的配置，相同的部件用相同的附图标记表示，并且除非需要，省略重复的描述。

在第六实施例的半导体器件中，如第一实施例中所述，在寄生二极管的恢复操作期间产生的浪涌电压能够被缓冲器部snr吸收为能量。绝缘栅场效应晶体管mfet能够通过产生的浪涌电压被自导通以降低浪涌电压。

具体地，p型扩散层pdl和n型柱层ncl在y轴方向上延伸。与p型扩散层pdl等在x轴方向上延伸的情况相比，这增加调节p型扩散层pdl等的长度的容差(参见图33和图34)。结果，能够根据半导体器件的使用形成最佳缓冲器部snr。另外，这种缓冲器部snr能够在没有附加的步骤的情况下与形成绝缘栅场效应晶体管的步骤并行形成。

已经通过示例性情况描述各个实施例，其中缓冲器区域ner布置在除了形成绝缘栅场效应晶体管mfet的单元区域efr之外的区域中。然而，缓冲器区域ner不限于布置在这样的区域中。例如，单元区域efr的一部分最初可以被用于布置缓冲器区域ner以形成缓冲器部，而不是形成绝缘栅场效应晶体管。以这种方式，能够提供根据半导体器件的使用的最佳缓冲器部以可靠地降低浪涌电压。

在各个实施例中描述的半导体器件的缓冲器部等能够根据需要进行各种组合。

尽管已经根据上文的一些实施例详细描述发明人实现的本发明，但是本发明不应限于此，并且将会理解，可以在不脱离本发明的主旨的情况下在范围内进行各种修改或变更。

上述实施例包括以下方面。

补充说明1

一种制造半导体器件的方法，该方法包括下述步骤：

提供半导体衬底，所述半导体衬底具有彼此相反的第一主表面和第二主表面，并且在靠近第二主表面的侧面上具有第一导电类型的基底衬底；

在靠近半导体衬底的第一主表面的侧面上限定第一区域并且在除了第一区域之外的区域中限定第二区域；以及

通过包括在第一区域中的绝缘栅场效应晶体管的形成和在第二区域中的具有电阻和电容器地缓冲器部的形成的步骤形成元件；

其中形成元件的步骤包括下述步骤：

形成第一导电类型的第一扩散层使得从半导体衬底的第一主表面延伸到第一深度同时电耦合到基底衬底；

从半导体衬底的第一主表面到比第一深度浅的第二深度形成第二导电类型的第二扩散层使得成为第一区域中的绝缘栅场效应晶体管的沟道，并且成为缓冲器部的电阻同时被接触到第一扩散层以成为第二区域中的电容；以及

形成源极电极使得电耦合到第一区域中的绝缘栅场效应晶体管的源极并且电耦合到第二区域中的第二扩散层，

在形成元件的步骤中，元件被形成为使得第二扩散层在第一方向上从第二扩散层电耦合到源极电极的接触延伸。

补充说明2

根据补充说明1的方法，其中形成元件的步骤包括形成栅极焊盘以电耦合到绝缘栅场效应晶体管的栅极的步骤，并且

限定第二区域的步骤包括在布置栅极焊盘的区域中限定第二区域的步骤。

补充说明3

根据补充说明1的方法，其中形成元件的步骤包括下述步骤：

形成检测温度的温度检测元件；并且

形成温度检测焊盘以被电耦合到温度检测元件，

其中限定第二区域的步骤包括在其中布置温度检测焊盘的区域中限定第二区域的步骤。

补充说明4

根据补充说明1的方法，其中形成元件的步骤包括形成从半导体衬底的第一主表面延伸到第二深度的沟槽栅极电极的步骤，并且

形成沟槽栅极电极的步骤包括以将第一区域与第二区域分开并且在第一方向上从接触延伸同时在第二区域中夹入各接触的方式在与第一方向交叉的第二方向上彼此以一定的间隔形成沟槽栅极电极的步骤。

补充说明5

根据补充说明1的方法，其中形成元件的步骤包括从半导体衬底的第一主表面朝着基底衬底形成第一掩埋绝缘体的步骤。

补充说明6

根据补充说明5的方法，其中形成第一掩埋绝缘体的步骤包括在第一方向上从第二区域中的接触彼此以一定的间隔以岛状形成第一掩埋绝缘体的步骤。

补充说明7

根据补充说明5的方法，其中形成第一掩埋绝缘体的步骤包括下述步骤，形成第一掩埋绝缘体，使得在第二区域中，第一掩埋绝缘体在与第一方向交叉的第二方向上彼此以一定的间隔被形成为条纹同时在第一方向上从接触延伸。

补充说明8

根据补充说明5的方法，其中形成第一掩埋绝缘体的步骤包括在第一区域中形成第一掩埋绝缘体同时在第二区域中没有形成第一掩埋绝缘体的步骤。

补充说明9

根据补充说明1的方法，其中形成元件的步骤包括从半导体衬底的第一主表面到比第二深度浅的第三深度形成第一导电类型的第三扩散层的步骤，并且

在形成第三扩散层的步骤中，第三扩散层以在第二区域中不包括其中布置接触的部分的方式形成在第二扩散层中。

补充说明10

根据补充说明1的方法，其中形成第二扩散层的步骤包括形成第二扩散层使得第二扩散层的外周端沿着半导体衬底的外周位于远离外周向内的位置的步骤，并且

定义第一区域和第二区域的步骤包括下述步骤：

在其中形成第二扩散层的区域内限定第一区域，并且

在位于第二扩散层的外周端和第一区域之间的区域中限定外围区域，并且

形成元件的步骤包括下述步骤：

通过位于外围区域中的第一扩散层和第二扩散层形成另一电容，该电容与缓冲器部并联电耦合；并且

在外围区域中形成第二掩埋绝缘体使得从靠近半导体衬底的第一主表面的侧面朝向基底衬底延伸。

补充说明11

根据补充说明1的方法，其中形成第二扩散层的步骤包括形成第二扩散层使得第二扩散层的外周端沿着半导体衬底的外周位于远离外周向内的位置的步骤，

定义第一区域和第二区域的步骤包括下述步骤：

在形成第二扩散层的区域内限定第一区域；并且

在位于第二扩散层的外周端和第一区域之间的外围区域中限定第二区域。

补充说明12

根据补充说明11的方法，其中形成元件的步骤包括形成从半导体衬底的第一主表面延伸到第二深度的沟槽栅极电极的步骤，并且

形成沟槽栅极电极的步骤包括在第二区域中，在作为与其中第二扩散层的外周端延伸的方向交叉的第一方向的方向上形成沟槽栅极电极的步骤。

补充说明13

根据补充说明11的方法，其中形成元件的步骤包括形成从半导体衬底的第一主表面延伸到第二深度的沟槽栅极电极的步骤，并且

形成沟槽栅极电极的步骤包括在第二区域中，在作为与其中第二扩散层的外周端延伸的方向交叉的第一方向的方向上形成沟槽栅极电极的步骤。