半导体装置的制作方法

本发明构思涉及半导体装置，更具体地，涉及包括晶体管的半导体装置。

背景技术：

半导体装置由于其小尺寸、多功能性和/或低制造成本而在电子工业中是有用的。半导体装置可以被分类为例如用于存储逻辑数据的半导体存储器装置、用于处理逻辑数据的操作的半导体逻辑装置和/或具有存储器元件和逻辑元件二者的混合半导体装置。半导体装置已经越来越多地用于电子工业中的高集成度。例如，半导体装置已经因其高可靠性、高速度和/或多功能性而越来越多地被利用。半导体装置已经变得更加复杂和集成以满足这些有益特性。

半导体装置可以包括具有不同阈值电压的晶体管。具有不同阈值电压的晶体管的示例包括逻辑晶体管与静态随机存取存储器(sram)晶体管和/或动态随机存取存储器(dram)晶体管的组合。

正在研究控制包括在半导体装置中的晶体管的阈值电压的各种方法。

技术实现要素：

发明构思的方面提供一种包括具有不同阈值电压的多个晶体管的半导体装置。

然而，发明构思的方面不限于这里阐述的那些。通过参照下面给出的发明构思的详细描述，对于发明构思所属领域的普通技术人员而言，发明构思的以上和其它方面将变得更加明显。

根据发明构思的一些实施例，提供一种半导体装置，所述半导体装置包括：基底，包括第一区域、第二区域和第三区域；第一沟槽、第二沟槽和第三沟槽，分别位于第一区域、第二区域和第三区域中；以及第一晶体管、第二晶体管和第三晶体管，分别位于第一区域、第二区域和第三区域中。第一晶体管、第二晶体管和第三晶体管是p沟道金属氧化物半导体(pmos)装置。第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上并接触第一栅极绝缘层的第一tin层以及位于第一tin层上并接触第一tin层的第一栅电极，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上并接触第二栅极绝缘层的第二tin层以及位于第二tin层上并接触第二tin层的第二栅电极，第三晶体管包括位于基底上的第三栅极绝缘层、位于第三栅极绝缘层上的第三下tin层、位于第三下tin层上的第三栅电极以及位于第三栅电极上的第三上tin层。第一栅极绝缘层、第一tin层和第一栅电极位于第一沟槽内，第二栅极绝缘层、第二tin层和第二栅电极位于第二沟槽内，第三栅极绝缘层、第三下tin层、第三栅电极和第三上tin层位于第三沟槽内。第二晶体管的第二阈值电压小于第三晶体管的第三阈值电压并且大于第一晶体管的第一阈值电压，第一tin层的厚度小于第二tin层的厚度。

根据发明构思的一些实施例，提供一种半导体装置，所述半导体装置包括：基底，包括第一区域、第二区域和第三区域；第一沟槽、第二沟槽和第三沟槽，分别位于第一区域、第二区域和第三区域中；以及第一晶体管、第二晶体管和第三晶体管，分别位于第一区域、第二区域和第三区域中。第一晶体管、第二晶体管和第三晶体管是p沟道金属氧化物半导体(pmos)装置。第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上并接触第一栅极绝缘层的第一tin层以及位于第一tin层上并接触第一tin层的第一栅电极，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上并接触第二栅极绝缘层的第二tin层以及位于第二tin层上并接触第二tin层的第二栅电极，第三晶体管包括位于基底上的第三栅极绝缘层、位于第三栅极绝缘层上的第三下tin层、位于第三下tin层上的第三栅电极以及位于第三栅电极上的第三上tin层。第一栅极绝缘层、第一tin层和第一栅电极位于第一沟槽内，第二栅极绝缘层、第二tin层和第二栅电极位于第二沟槽内，第三栅极绝缘层、第三下tin层、第三栅电极和第三上tin层位于第三沟槽内。第二晶体管的第二阈值电压小于第三晶体管的第三阈值电压并且大于第一晶体管的第一阈值电压，第三上tin层和第一tin层包括相同的第一材料。

根据发明构思的一些实施例，提供一种半导体装置，所述半导体装置包括：基底，包括第一区域和第二区域；第一沟槽，形成在第一区域中；第一晶体管和第二晶体管，分别位于第一区域和第二区域中。第一晶体管和第二晶体管是p沟道金属氧化物半导体(pmos)装置。第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上并接触第一栅极绝缘层的第一tin层以及位于第一tin层上并接触第一tin层的第一栅电极，第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上并接触第二栅极绝缘层的第二tin层以及位于第二tin层上并接触第二tin层的第一tialc层。第一栅极绝缘层、第一tin层和第一栅电极位于第一沟槽内，第一栅电极不包括铝，第一晶体管的第一阈值电压小于第二晶体管的第二阈值电压。

附图说明

通过下面结合附图的实施例的描述，这些和/或其它方面将变得明显且更易于领会，在附图中：

图1a至图4分别地示出了根据发明构思的实施例的半导体装置；

图5是根据发明构思的实施例的半导体装置的布局图；

图6是沿着图5的线a-a、线b-b、线c-c和线d-d截取的剖视图；

图7是沿着图5的线e-e截取的剖视图；

图8是沿着图5的线f-f截取的剖视图；

图9是沿着图5的线a-a、线b-b、线c-c和线d-d截取的剖视图；

图10是根据发明构思的实施例的半导体装置的布局图；

图11是沿着图10的线g-g、线h-h、线i-i和线j-j截取的剖视图；

图12是沿着图10的线k-k截取的剖视图；

图13是沿着图10的线g-g、线h-h和线j-j截取的剖视图；

图14至图17分别地示出了根据发明构思的实施例的半导体装置；

图18是根据发明构思的实施例的半导体装置的布局图；

图19是沿着图18的线l-l截取的剖视图；以及

图20是沿着图18的线m-m截取的剖视图。

具体实施方式

图1a示出了根据发明构思的实施例的半导体装置。参照图1a，根据发明构思的一些实施例的半导体装置可以包括形成在基底100上的第一晶体管101、第二晶体管201、第三晶体管301和第四晶体管401(这里称为第一晶体管101至第四晶体管401)。

基底100可以包括第一区域i、第二区域ii、第三区域iii和第四区域iv(这里称为第一区域i至第四区域iv)。第一区域i至第四区域iv可以彼此分开或者可以彼此连接。第一区域i至第四区域iv可以包括在执行相同功能的部分中，即，包括在逻辑区域或输入/输出(i/o)区域中。在一些实施例中，第一区域i至第四区域iv中的一个或更多个可以包括在执行不同功能的多个部分中的一个部分中，即，例如，包括在逻辑区域、静态随机存取存储器(sram)区域以及i/o区域中的一个区域中。在根据参照图1a描述的实施例的半导体装置中，第一区域i至第四区域iv中的每个可以是形成有p沟道金属氧化物半导体(pmos)的区域。

基底100可以是体硅基底或者绝缘体上硅(soi)基底。另外，基底100可以是，但不限于，硅基底或由诸如以硅锗、绝缘体上硅锗(sgoi)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓为例的另一种材料制成的基底。在下面的描述中，为了易于描述而假设基底100是包含硅的基底。

第一晶体管101至第四晶体管401可以分别形成在第一区域i至第四区域iv中。由于第一区域i至第四区域iv中的每个是形成有pmos装置的区域，所以第一晶体管101至第四晶体管401中的每个可以是p型晶体管。

第一晶体管101至第四晶体管401可以分别包括第一栅极绝缘层130、第二栅极绝缘层230、第三栅极绝缘层330和第四栅极绝缘层430(这里称为第一栅极绝缘层130至第四栅极绝缘层430)、第一栅电极结构120、第二栅电极结构220、第三栅电极结构320和第四栅电极结构420(这里称为第一栅电极结构120至第四栅电极结构420)、第一栅极间隔件140、第二栅极间隔件240、第三栅极间隔件340和第四栅极间隔件440(这里称为第一栅极间隔件140至第四栅极间隔件440)以及第一源/漏区150、第二源/漏区250、第三源/漏区350和第四源/漏区450(这里称为第一源/漏区150至第四源/漏区450)。下面将描述包括在第一晶体管101至第四晶体管401中的每个中的元件。

层间绝缘膜190可以形成在第一区域i至第四区域iv的基底100上。层间绝缘膜190可以包括第一沟槽140t、第二沟槽240t、第三沟槽340t和第四沟槽440t(这里称为第一沟槽140t至第四沟槽440t)。

第一沟槽140t至第四沟槽440t可以分别对应于第一区域i至第四区域iv。即，第一沟槽140t可以形成在第一区域i的基底100上，第二沟槽240t可以形成在第二区域ii的基底100上，第三沟槽340t可以形成在第三区域iii的基底100上，第四沟槽440t可以形成在第四区域iv的基底100上。

层间绝缘膜190可以包括，例如，氧化硅、氮化硅、氮氧化硅和低介电常数(低k)材料中的至少一种。

第一栅极间隔件140可以形成在第一区域i的基底100上。第一栅极间隔件140可以限定第一沟槽140t。第一沟槽140t可以使例如第一栅极间隔件140作为其侧壁并且使基底100的上表面作为其底表面。限定第二沟槽240t的第二栅极间隔件240可以形成在第二区域ii的基底100上。限定第三沟槽340t的第三栅极间隔件340可以形成在第三区域iii的基底100上。限定第四沟槽440t的第四栅极间隔件440可以形成在第四区域iv的基底100上。

第一栅极间隔件140至第四栅极间隔件440中的每个可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)和它们的组合中的至少一种。尽管第一栅极间隔件140至第四栅极间隔件440中的每个被示出为单层，但这仅是为了易于描述而使用的示例，第一栅极间隔件140至第四栅极间隔件440中的每个不必然是单层。当第一栅极间隔件140至第四栅极间隔件440中的一个或更多个包括多个层时，至少一层可以包含低k材料。在一些实施例中，至少一层可以是l形。在一些实施例中，第一栅极间隔件140至第四栅极间隔件440中的每个可以用作用于形成自对准接触件的引导件(guide)。因此，第一栅极间隔件140至第四栅极间隔件440中的每个可以包括相对于层间绝缘膜190具有蚀刻选择性的材料。

第一栅极绝缘层130至第四栅极绝缘层430可以分别形成在第一区域i至第四区域iv的基底100上。第一栅极绝缘层130至第四栅极绝缘层430可以分别沿着第一沟槽140t至第四沟槽440t的侧壁和底表面延伸。

第一栅极绝缘层130至第四栅极绝缘层430可以分别包括第一界面层131、第二界面层231、第三界面层331和第四界面层431(这里称为第一界面层131至第四界面层431)并且分别包括第一高介电常数(高k)绝缘层132、第二高k绝缘层232、第三高k绝缘层332和第四高k绝缘层432(这里称为第一高k绝缘层132至第四高k绝缘层432)。第一界面层131至第四界面层431中的每个可以形成在基底100上。第一界面层131至第四界面层431可以分别形成在第一沟槽140t至第四沟槽440t的底表面上。第一高k绝缘层132至第四高k绝缘层432可以分别沿着第一沟槽140t至第四沟槽440t的底表面和侧壁形成在第一界面层131至第四界面层431上。

尽管第一界面层131至第四界面层431示出为不形成在第一沟槽140t至第四沟槽440t的侧壁上，但是实施例不限于这种情况。例如，第一界面层131至第四界面层431也可以形成在第一沟槽140t至第四沟槽440t的侧壁上。

第一界面层131至第四界面层431中的每个可以包括，但不限于，氧化硅。即，第一界面层131至第四界面层431中的每个可以根据基底100的类型或第一高k绝缘层132、第二高k绝缘层232、第三高k绝缘层332和/或第四高k绝缘层332的类型而包括不同的材料。

第一高k绝缘层132至第四高k绝缘层432可以包括具有比例如硅的介电常数高的介电常数的材料。

在一些实施例中，第一栅极绝缘层130至第三栅极绝缘层330中的每个可以不包括镧基材料。例如，第一栅极绝缘层130至第三栅极绝缘层330中的每个可以不包括氧化镧。在一些实施例中，第四栅极绝缘层430可以包括镧基材料。例如，第四栅极绝缘层430可以包括氧化镧。

第一栅电极结构120至第四栅电极结构420可以分别形成在第一栅极绝缘层130至第四栅极绝缘层430上。在一些实施例中，第一栅电极结构120至第四栅电极结构420可以分别在第一沟槽140t至第四沟槽440t内，并且分别填充第一沟槽140t至第四沟槽440t。第一栅电极结构120和第二栅电极结构220可以分别包括第一tin层121和第二tin层221以及第一栅电极122和第二栅电极222。

第一tin层121和第二tin层221可以分别形成在第一栅极绝缘层130和第二栅极绝缘层230上。第一tin层121和第二tin层221可以分别接触第一栅极绝缘层130和第二栅极绝缘层230。第一tin层121和第二tin层221可以分别沿着第一沟槽140t和第二沟槽240t的侧壁和底表面延伸。

第一栅电极122和第二栅电极222可以分别形成在第一tin层121和第二tin层221上。例如，第一栅电极122和第二栅电极222可以分别接触第一tin层121和第二tin层221。第一栅电极122和第二栅电极222可以分别在设置有第一tin层121和第二tin层221的第一沟槽140t和第二沟槽240t的剩余空间内，并且在一些实施例中，可以分别填充所述剩余空间。换句话说，在一些实施例中，第一栅极绝缘层130、第一tin层121和第一栅电极122可以填充第一沟槽140t，第二栅极绝缘层230、第二tin层221和第二栅电极222可以填充第二沟槽240t。

第一tin层121和第二tin层221的各自的上表面121u和221u可以分别与第一栅电极122和第二栅电极222的各自的上表面122u和222u位于同一平面中。在一些实施例中，上表面可以是最上表面。

第三栅电极结构320和第四栅电极结构420可以分别包括第三下tin层321和第四下tin层421、第三栅电极322和第四栅电极422以及第三上tin层323和第四上tin层423。

第三下tin层321和第四下tin层421可以分别形成在第三栅极绝缘层330和第四栅极绝缘层430上。第三下tin层321和第四下tin层421可以分别接触第三栅极绝缘层330和第四栅极绝缘层430。第三下tin层321和第四下tin层421可以分别沿着第三沟槽340t和第四沟槽440t的侧壁和底表面延伸。

第三栅电极322和第四栅电极422可以分别沿着第三沟槽340t和第四沟槽440t的侧壁和底表面延伸。第三栅电极322和第四栅电极422可以分别沿着第三下tin层321和第四下tin层421的轮廓形成在第三下tin层321和第四下tin层421上。例如，第三栅电极322和第四栅电极422可以分别接触第三下tin层和第四下tin层421。

第三上tin层323和第四上tin层423可以分别形成在第三栅电极322和第四栅电极422上。例如，第三上tin层323和第四上tin层423可以分别接触第三栅电极322和第四栅电极422。第三上tin层323和第四上tin层423可以分别在形成有第三下tin层321和第四下tin层421以及第三栅电极322和第四栅电极422的第三沟槽340t和第四沟槽440t的剩余空间内，并且在一些实施例中，可以分别填充所述剩余空间。换句话说，在一些实施例中，第三栅极绝缘层330、第三下tin层321、第三栅电极322和第三上tin层323可以填充第三沟槽340t，第四栅极绝缘层430、第四下tin层421、第四栅电极422和第四上tin层423可以填充第四沟槽440t。

第三下tin层321可以包括第一部分321a、第二部分321b和第三部分321c。第三下tin层321的第一部分321a可以沿着第三栅极绝缘层330的轮廓设置在第三栅极绝缘层330上。第三下tin层321的第一部分321a可以接触第三栅极绝缘层330。第三下tin层321的第二部分321b可以沿着第一部分321a的轮廓设置在第一部分321a上。第三下tin层321的第三部分321c可以沿着第二部分321b的轮廓设置在第二部分321b上。

第四下tin层421可以包括第四部分421a、第五部分421b和第六部分421c。第四下tin层421的第四部分421a可以沿着第四栅极绝缘层430的轮廓设置在第四栅极绝缘层430上。第四下tin层421的第四部分421a可以接触第四栅极绝缘层430。第四下tin层421的第五部分421b可以沿着第四部分421a的轮廓设置在第四部分421a上。第四下tin层421的第六部分421c可以沿着第五部分421b的轮廓设置在第五部分421b上。

第一tin层121、第二tin层221、第三下tin层321、第三上tin层323、第四下tin层421和第四上tin层423可以包括tin。在一些实施例中，第一tin层121、第二tin层221、第三下tin层321、第三上tin层323、第四下tin层421和第四上tin层423可以不包括tan。

在一些实施例中，第一部分321a和第四部分421a的氧含量可以大于第二部分321b、第三部分321c、第五部分421b、第六部分421c、第三上tin层323和第四上tin层423的氧含量。第一部分321a和第四部分421a可以分别在形成第二部分321b和第五部分421b之前形成。例如，在分别在第三沟槽340t和第四沟槽440t中形成第三栅极绝缘层330和第四栅极绝缘层430之后，可以分别沿着第三栅极绝缘层330和第四栅极绝缘层430的轮廓在第三栅极绝缘层330和第四栅极绝缘层430上形成tin层。可以沿着tin层的轮廓在tin层上形成多晶硅层。然后，可以对多晶硅层进行退火。在退火工艺之后，可以去除多晶硅层。这里，退火工艺之后的tin层可以是第一部分321a和第四部分421a。接下来，可以分别沿着第一部分321a的轮廓和第四部分421a的轮廓在第一部分321a和第四部分421a上形成tin层。形成在第一部分321a和第四部分421a上的tin层可以分别是第二部分321b和第五部分421b。这里，由于第一部分321a和第四部分421a已经经历了对多晶硅层执行的退火工艺，因此它们可以具有比第二部分321b、第三部分321c、第五部分421b、第六部分421c、第三上tin层323和第四上tin层423的氧含量高的氧含量。

尽管已经描述了同时形成第一部分321a和第四部分421a的实施例，但是发明构思的实施例不限于此。例如，第一部分321a和第四部分421a可以单独地形成。第一部分321a和第四部分421a的各自的厚度可以相同或不同。

第一栅电极122和第二栅电极222可以包括相同的材料。第三栅电极322和第四栅电极422可以包括相同的材料。在一些实施例中，包括在第一栅电极122和第二栅电极222中的材料可以与包括在第三栅电极322和第四栅电极422中的材料不同。第一栅电极122和第二栅电极222可以包括例如w、al、co、cu、ru、ni、pt、ni-pt和tin中的至少一种。在一些实施例中，第一栅电极122和第二栅电极222可以不包括铝元素。例如，第一栅电极122和第二栅电极222可以不包括tialc。第三栅电极322和第四栅电极422可以包括例如ti、tial、tialn、tialc和tialcn中的一种。在根据发明构思的实施例的一些半导体装置中，第三栅电极322和第四栅电极422被描述为包含tialc的层。

第一源/漏区150至第四源/漏区450可以与第一栅电极结构120至第四栅电极结构420相邻地形成。尽管第一源/漏区150至第四源/漏区450中的每个被示出为包括形成在基底100中的外延层，但是发明构思的实施例不限于此。第一源/漏区150至第四源/漏区450中的每个也可以是通过将杂质注入到基底100中而形成的杂质区。在一些实施例中，第一源/漏区150至第四源/漏区450中的每个可以是具有在基底100的上表面上方突出的上表面的抬高的源/漏区。

在一些实施例中，第一tin层121的厚度t11可以小于第二tin层221的厚度t21。第三下tin层321的厚度t3和第四下tin层421的厚度t4可以基本相等。然而，第三下tin层321的厚度t3和第四下tin层421的厚度t4也可以根据形成第三下tin层321和第四下tin层421的工艺而变化。

第二晶体管201的阈值电压可以大于第一晶体管101的阈值电压并且小于第三晶体管301的阈值电压。此外，第三晶体管301的阈值电压可以小于第四晶体管401的阈值电压。图1a中示出的第一晶体管101至第四晶体管401中的每个可以是p型晶体管。因此，具有最大阈值电压的第四晶体管401可以是例如p型高电压晶体管。此外，第三晶体管301可以是p型常规电压晶体管，第二晶体管201可以是p型低电压晶体管。另外，具有最小阈值电压的第一晶体管101可以是p型超低电压晶体管。

例如，在第一晶体管101和第二晶体管201的第一栅电极122和第二栅电极222不包括铝元素的实施例中，其tin层(例如，第二tin层221)较厚的第二晶体管201的阈值电压可以大于第一晶体管101的阈值电压。换句话说，在第一栅电极122和第二栅电极222不包括铝元素的第一晶体管101和第二晶体管201中，可以仅使用与栅极绝缘层接触的tin层的厚度来调节每个晶体管的阈值电压。在根据发明构思的一些实施例的半导体装置中，第一栅电极122和第二栅电极222可以不包括例如tialc。因此，第一晶体管101和第二晶体管201中的每个可以具有比包括tialc的超低电压p型晶体管和低电压p型晶体管的阈值电压低的阈值电压。在第三晶体管301和第四晶体管401具有相同结构的一些实施例中，镧基材料可以包括在具有较高阈值电压的第四晶体管401的第四栅极绝缘层430中以调节阈值电压。

图1b示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上面参照图1a描述的半导体装置的差异。参照图1b，在根据发明构思的实施例的半导体装置中，第一tin层121和第二tin层221的各自的上表面121u和221u可以分别位于比第一栅电极122和第二栅电极222的各自的上表面122u和222u低的位置。第三下tin层321的最上表面、第三栅电极322的最上表面、第四下tin层421的最上表面和第四栅电极422的最上表面可以位于同一平面中。

图1c示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上述半导体装置的差异。参照图1c，在根据发明构思的实施例的半导体装置中，第一tin层121和第二tin层221的各自的上表面121u和221u可以分别位于比第一栅电极122和第二栅电极222的各自的上表面122u和222u高的位置。

在图1a至图1c中，每个栅电极结构还可以包括覆盖图案。在一些实施例中，每个栅电极结构可以部分地填充对应的沟槽。每个覆盖图案可以设置在对应的栅电极结构上以填充对应的沟槽。每个覆盖图案可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮化硅(sicn)、碳氮氧化硅(siocn)及其组合中的至少一种。

图2示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上述半导体装置的差异。

参照图2，第一tin层121的厚度t12可以基本上等于第二tin层221的厚度t22。在这种情况下，第二栅极绝缘层230可以包括镧基材料。当第一tin层121的厚度t12和第二tin层221的厚度t22基本相等时，第二栅极绝缘层230包括镧基材料的第二晶体管201的阈值电压可以高于第一栅极绝缘层130不包括镧基材料的第一晶体管101的阈值电压。在根据发明构思的实施例的半导体装置中，第一栅电极结构120和第二栅电极结构220可以具有相同的结构，但是第一栅极绝缘层130和第二栅极绝缘层230包括不同的材料以调节阈值电压。

图3示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上述半导体装置的差异。

参照图3，根据发明构思的实施例的半导体装置可以包括第五区域v、第六区域vi、第七区域vii和第八区域viii(这里称为第五区域v至第八区域viii)。第五区域v至第八区域viii中的每个可以是形成有n沟道金属氧化物半导体(nmos)装置的区域。即，第五晶体管501、第六晶体管601、第七晶体管701和第八晶体管801(这里称为第五晶体管501至第八晶体管801)中的每个可以是n型晶体管。第五晶体管501至第八晶体管801可以分别包括第五栅极绝缘层530、第六栅极绝缘层630、第七栅极绝缘层730和第八栅极绝缘层830(这里称为第五栅极绝缘层530至第八栅极绝缘层830)、第五栅电极结构520、第六栅电极结构620、第七栅电极结构720和第八栅电极结构820(这里称为第五栅电极结构520至第八栅电极结构820)、第五栅极间隔件540、第六栅极间隔件640、第七栅极间隔件740和第八栅极间隔件840(这里称为第五栅极间隔件540至第八栅极间隔件840)以及第五源/漏区550、第六源/漏区650、第七源/漏区750和第八源/漏区850(这里称为第五源/漏区550至第八源/漏区850)。下面将描述包括在第五晶体管501至第八晶体管801中的每个中的元件。

限定第五沟槽540t、第六沟槽640t、第七沟槽740t和第八沟槽840t(这里称为第五沟槽540t至第八沟槽840t)的第五栅极间隔件540至第八栅极间隔件840分别可以形成在第五区域v至第八区域viii的基底100上。第五栅极间隔件540至第八栅极间隔件840可以分别与第一栅极间隔件140至第四栅极间隔件440包括相同的材料。在一些实施例中，与第一栅极间隔件140至第四栅极间隔件440类似，第五栅极间隔件540至第八栅极间隔件840中的至少一个可以包括多个层。

第五栅极绝缘层530至第八栅极绝缘层830可以分别设置在第五区域v至第八区域viii的基底100上。第五栅极绝缘层530至第八栅极绝缘层830可以分别沿着第五沟槽540t至第八沟槽840t的侧壁和底表面延伸。第五栅极绝缘层530至第八栅极绝缘层830可以分别包括第五界面层531、第六界面层631、第七界面层731、第八界面层831(这里称为第五界面层531至第八界面层831)和第五高k绝缘层532、第六高k绝缘层632、第七高k绝缘层732和第八高k绝缘层832(这里称为第五高k绝缘层532至第八高k绝缘层832)。

第五界面层531至第八界面层831中的每个可以设置在基底100上。第五界面层531至第八界面层831可以分别设置在第五沟槽540t至第八沟槽840t的底表面上。第五高k绝缘层532至第八高k绝缘层832可以分别沿着第五沟槽540t至第八沟槽840t的底表面和侧壁设置。第五界面层531至第八界面层831可以分别包括与例如第一界面层131至第四界面层431的材料相同的材料。第五高k绝缘层532至第八高k绝缘层832可以分别包括与例如第一高k绝缘层132至第四高k绝缘层432的材料相同的材料。

在一些实施例中，第五栅极绝缘层530和第八栅极绝缘层830可以包括镧基材料，第六栅极绝缘层630和第七栅极绝缘层730可以不包括镧基材料。

第五栅电极结构520和第六栅电极结构620可以分别设置在第五栅极绝缘层530和第六栅极绝缘层630上。第五栅电极结构520和第六栅电极结构620可以分别在第五沟槽540t和第六沟槽640t内，并且在一些实施例中，可以分别填充第五沟槽540t和第六沟槽640t。第五栅电极结构520和第六栅电极结构620可以分别包括第五下tin层521和第六下tin层621、第五栅电极522和第六栅电极622以及第五上tin层523和第六上tin层623。

第五下tin层521、第六下tin层621、第七下tin层721和第八下tin层821(这里称为第五下tin层521至第八下tin层821)可以分别设置在第五栅极绝缘层530至第八栅极绝缘层830上。第五下tin层521至第八下tin层821可以分别接触第五栅极绝缘层530至第八栅极绝缘层830。第五下tin层521至第八下tin层821可以分别沿着第五沟槽540t至第八沟槽840t的侧壁和底表面延伸。

第七下tin层721可以包括第七部分721a、第八部分721b和第九部分721c。第八下tin层821可以包括第十部分821a、第十一部分821b和第十二部分821c。第七部分721a和第十部分821a可以分别接触第七栅极绝缘层730和第八栅极绝缘层830。第八部分721b和第十一部分821b可以分别沿着第七部分721a和第十部分821a的轮廓设置在第七部分721a和第十部分821a上。第九部分721c和第十二部分821c可以分别沿着第八部分721b和第十一部分821b的轮廓设置在第八部分721b和第十一部分821b上。

第五栅电极522、第六栅电极622、第七栅电极722和第八栅电极822(这里称为第五栅电极522至第八栅电极822)可以分别设置在第五下tin层521至第八下tin层821上。例如，第五栅电极522至第八栅电极822可以分别接触第五下tin层521至第八下tin层821。

第五上tin层523、第六上tin层623、第七上tin层723和第八上tin层823(这里称为第五上tin层523至第八上tin层823)可以分别设置在第五栅电极522至第八栅电极822上。例如，第五上tin层523至第八上tin层823可以分别接触第五栅电极522至第八栅电极822。第五上tin层523至第八上tin层823可以分别在设置有第五下tin层521至第八下tin层821以及第五栅电极522至第八栅电极822的第五沟槽540t至第八沟槽840t的剩余空间内，并且在一些实施例中，可以填充所述剩余空间。

第五下tin层521、第五上tin层523、第六下tin层621、第六上tin层623、第七下tin层721、第七上tin层723、第八下tin层821和第八上tin层823可以包括tin。在一些实施例中，第五下tin层521、第五上tin层523、第六下tin层621、第六上tin层623、第七下tin层721、第七上tin层723、第八下tin层821和第八上tin层823可以不包括tan。

在一些实施例中，第七部分721a和第十部分821a的各自的氧含量可以比第八部分721b、第九部分721c、第十一部分821b、第十二部分821c、第五下tin层521、第五上tin层523、第六下tin层621、第六上tin层623、第七上tin层723和第八上tin层823的各自的氧含量大。

第五栅电极522至第八栅电极822可以包括相同的材料。第五栅电极522至第八栅电极822可以包括例如ti、tial、tialn、tialc和tialcn中的一种。在根据发明构思的实施例的一些半导体装置中，第五栅电极522至第八栅电极822可以被描述为包含tialc的层。

第五源/漏区550至第八源/漏区850可以与第五栅电极结构520至第八栅电极结构820相邻地形成。

在一些实施例中，第五下tin层521的厚度t5可以基本上等于第六下tin层621的厚度t6。第七下tin层721的厚度t71可以小于第八下tin层821的厚度t81。第五下tin层521的厚度t5和第六下tin层621的厚度t6可以小于第七下tin层721的厚度t71。

第六晶体管601的阈值电压可以大于第五晶体管501的阈值电压并且小于第七晶体管701的阈值电压。此外，第七晶体管701的阈值电压可以小于第八晶体管801的阈值电压。第五晶体管501至第八晶体管801中的每个可以是n型晶体管。因此，具有最大阈值电压的第八晶体管801可以是例如n型高电压晶体管。此外，第七晶体管701可以是n型常规电压晶体管，第六晶体管601可以是n型低电压晶体管。另外，具有最小阈值电压的第五晶体管501可以是n型超低电压晶体管。

图4示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上述半导体装置的差异。

参照图4，第七下tin层721的厚度t72可以基本上等于第八下tin层821的厚度t82。与图3不同，第七栅极绝缘层730可以包括镧基材料，第八栅极绝缘层830可以不包括镧基材料。在一些实施例中，第七部分721a、第八部分721b、第九部分721c、第十部分821a、第十一部分821b和第十二部分821c可以全部包括tin并且可以具有相同的氧含量。

图5是根据实施例的半导体装置的布局图。图6是沿着图5的线a-a、线b-b、线c-c和线d-d截取的剖视图。图7是沿着图5的线e-e截取的剖视图。图8是沿着图5的线f-f截取的剖视图。为了易于描述，将主要描述与上面参照图1a描述的半导体装置的差异。为了参考，除了鳍形图案，图6可以与图1a基本相似。因此，将简要地给出或省略与图1a的元件和特征相同的元件和特征的描述。此外，尽管图7示出了仅第一区域i的在栅极方向(y1)上的剖视图，图8示出了仅第三区域iii的在栅极方向(y3)上的剖视图，但是本领域普通技术人员将理解的是，第二区域ii的在栅极方向(y2)上的剖视图和第四区域iv的在栅极方向(y4)上的剖视图可以分别与图7和图8相似。

参照图5至图7，在根据实施例的半导体装置中，第一晶体管101至第四晶体管401中的每个可以是p型鳍式晶体管。第一晶体管101至第四晶体管401可以分别包括第一鳍形图案110、第二鳍形图案210、第三鳍形图案310和第四鳍形图案410(这里称为第一鳍形图案110至第四鳍形图案410)。第一鳍形图案110至第四鳍形图案410可以分别形成在第一区域i至第四区域iv中。第一鳍形图案110至第四鳍形图案410中的每个可以从基底100突出。第一鳍形图案110至第四鳍形图案410可以分别沿着第一方向x1至第四方向x4延伸。

第一鳍形图案110至第四鳍形图案410中的每个可以是基底100的一部分或者可以包括从基底100生长的外延层。第一鳍形图案110至第四鳍形图案410中的每个可以包括诸如硅和/或锗的元素半导体材料。此外，第一鳍形图案110至第四鳍形图案410中的每个可以包括化合物半导体，诸如iv-iv族化合物半导体或iii-v族化合物半导体。在根据发明构思的实施例的一些半导体装置中，第一鳍形图案110至第四鳍形图案410中的每个可以被描述为硅鳍形图案。

场绝缘层105可以设置在基底100上并且可以覆盖第一鳍形图案110至第四鳍形图案410中的每个的至少一部分。例如，由于场绝缘层105部分地覆盖第一鳍形图案110至第四鳍形图案410中的每个的侧表面。所以第一鳍形图案110至第四鳍形图案410中的每个可以在形成在基底100上的场绝缘层105上方突出。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或它们的组合。

第一栅极间隔件140至第四栅极间隔件440可以分别设置在从场绝缘层105上方突出的第一鳍形图案110至第四鳍形图案410上。第一栅极间隔件140至第四栅极间隔件440可以分别沿着第五方向y1至第八方向y4延伸并且分别与第一鳍形图案110至第四鳍形图案410交叉。

第一沟槽140t至第四沟槽440t可以分别沿着第五方向y1至第八方向y4延伸。

第一栅极绝缘层130至第四栅极绝缘层430可以分别设置在场绝缘层105以及第一鳍形图案110至第四鳍形图案410上。第一栅极绝缘层130至第四栅极绝缘层430可以分别形成在场绝缘层105的上表面上，并且沿着第一鳍形图案110至第四鳍形图案410的轮廓形成。例如，第一栅极绝缘层130至第四栅极绝缘层430可以分别接触场绝缘层105的上表面以及第一鳍形图案110至第四鳍形图案410。

第一界面层131至第四界面层431可以分别设置在第一鳍形图案110至第四鳍形图案410上。第一界面层131至第四界面层431可以分别沿着在场绝缘层105的上表面上方突出的第一鳍形图案110至第四鳍形图案410的轮廓形成。尽管第一界面层131至第四界面层431被示出为不设置在场绝缘膜105的上表面上，但是发明构思的实施例不限于此。例如，根据形成第一界面层131至第四界面层431的方法，第一界面层131至第四界面层431也可以沿着场绝缘层105的上表面形成。第一高k绝缘层132至第四高k绝缘层432可以分别设置在第一界面层131至第四界面层431上，并且可以分别沿着第一鳍形图案110至第四鳍形图案410的轮廓和场绝缘层105的上表面形成。

第一栅电极结构120至第四栅电极结构420可以分别与第一鳍形图案110至第四鳍形图案410交叉。第一栅电极结构120至第四栅电极结构420可以分别沿着第五方向y1至第八方向y4延伸。

第一源/漏区150至第四源/漏区450可以分别设置在第一鳍形图案110至第四鳍形图案410中。

图9是沿着图5的线a-a、线b-b、线c-c和线d-d截取的剖视图。为了易于描述，将主要描述与上面参照图2和图6描述的半导体装置的差异。为了参考，除了鳍形图案，图9可以与图2基本相似。因此，将简要地给出或省略与图2的元件和特征相同的元件和特征的描述。

参照图9，在根据发明构思的实施例的半导体装置中，第一晶体管101至第四晶体管401中的每个可以是p型鳍式晶体管。第一晶体管101至第四晶体管401可以分别包括第一鳍形图案110至第四鳍形图案410。与图6不同，第一tin层121的厚度t12可以基本上等于第二tin层221的厚度t22。

图10是根据发明构思的实施例的半导体装置的布局图。图11是沿着图10的线g-g、线h-h、线i-i和线j-j截取的剖视图。图12是沿着图10的线k-k截取的剖视图。为了易于描述，将主要描述与上面参照图3描述的半导体装置的差异。为了参考，除了鳍形图案，图11可以与图3基本相似。因此，将简要地给出或省略与图3的元件和特征相同的元件和特征的描述。此外，尽管图12示出了仅第五区域v的在栅极方向(y5)上的剖视图，但是本领域普通技术人员将理解的是，第六区域vi至第八区域viii的在栅极方向(y6、y7和y8)上的剖视图可以与图12相似。

参照图10至图12，在根据实施例的半导体装置中，第五晶体管501至第八晶体管801中的每个可以是n型鳍式晶体管。第五晶体管501至第八晶体管801可以分别包括第五鳍形图案510、第六鳍形图案610、第七鳍形图案710和第八鳍形图案810(这里称为第五鳍形图案510至第八鳍形图案810)。第五鳍形图案510至第八鳍形图案810可以分别形成在第五区域v至第八区域viii中。第五鳍形图案510至第八鳍形图案810中的每个可以从基底100突出。第五鳍形图案510至第八鳍形图案810可以分别沿着第九方向x5至第十二方向x8延伸。第五鳍形图案510至第八鳍形图案810可以包括与第一鳍形图案110至第四鳍形图案410的元件相同的元件。

场绝缘层105可以设置在基底100上并且可以覆盖第五鳍形图案510至第八鳍形图案810中的每个的至少一部分。

第五栅极间隔件540至第八栅极间隔件840可以分别设置在突出于场绝缘层105上方的第五鳍形图案510至第八鳍形图案810上。第五栅极间隔件540至第八栅极间隔件840可以分别沿着第十三方向y5至第十六方向y8延伸并且分别与第五鳍形图案510至第八鳍形图案810交叉。

第五沟槽540t至第八沟槽840t可以分别沿着第十三方向y5至第十六方向y8延伸。

第五栅极绝缘层530至第八栅极绝缘层830可以分别设置在场绝缘层105以及第五鳍形图案510至第八鳍形图案810上。第五栅极绝缘层530至第八栅极绝缘层830可以分别设置在场绝缘层105的上表面上并且沿着第五鳍形图案510至第八鳍形图案810的轮廓设置。例如，第五栅极绝缘层530至第八栅极绝缘层830可以分别接触场绝缘层105的上表面以及第五鳍形图案510至第八鳍形图案810。第五界面层531至第八界面层831可以分别设置在第五鳍形图案510至第八鳍形图案810上。第五界面层531至第八界面层831可以分别沿着在场绝缘层105的上表面上方突出的第五鳍形图案510至第八鳍形图案810的轮廓设置。尽管第五界面层531至第八界面层831被示出为不设置在场绝缘层105的上表面上，但是发明构思的实施例不限于此。例如，根据形成第五界面层531至第八界面层831的方法，第五界面层531至第八界面层831也可以沿着场绝缘层105的上表面形成。第五高k绝缘层532至第八高k绝缘层832可以分别设置在第五界面层531至第八界面层831上并且可以分别沿着第五鳍形图案510至第八鳍形图案810的轮廓以及场绝缘层105的上表面形成。

第五栅电极结构520至第八栅电极结构820可以分别与第五鳍形图案510至第八鳍形图案810交叉。第五栅电极结构520至第八栅电极结构820可以分别沿着第十三方向y5至第十六方向y8延伸。

第五源/漏区550至第八源/漏区850可以分别设置在第五鳍形图案510至第八鳍形图案810中。

图13是沿着图10的线g-g、线h-h、线i-i和线j-j截取的剖视图。为了易于描述，将主要描述与上面参照图4和图11描述的半导体装置的差异。为了参考，除了鳍形图案，图13可以与图4基本相似。因此，将简要地给出或省略与图4的元件和特征相同的元件和特征的描述。

参照图13，在根据发明构思的实施例的半导体装置中，第五晶体管501至第八晶体管801中的每个可以是n型鳍式晶体管。第五晶体管501至第八晶体管801可以分别包括第五鳍形图案510至第八鳍形图案810。与图11不同，第七下tin层721的厚度t72可以基本上等于第八下tin层821的厚度t82。

图14示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上面参照图1a描述的半导体装置的差异。

参照图14，在根据发明构思的实施例的半导体装置中，第一高k绝缘层132至第四高k绝缘层432可以不包括分别在第一栅电极结构120至第四栅电极结构420与第一栅极间隔件140至第四栅极间隔件440之间延伸的部分。此外，分别在第一栅电极结构120至第四栅电极结构420中的第一tin层121、第二tin层221、第三下tin层321、第三上tin层323、第四下tin层421、第四上tin层423以及第一栅电极122至第四栅电极422可以不包括分别沿着第一栅极间隔件140至第四栅极间隔件440的内壁延伸的部分。

如图1a中所示，图14中示出的实施例的第一tin层121的厚度t11可以小于第二tin层221的厚度t21。

图14的实施例还包括第一栅极硬掩模155、第二栅极硬掩模255、第三栅极硬掩模355和第四栅极硬掩模455(这里称为第一栅极硬掩模155至第四栅极硬掩模455)。尽管第一栅极硬掩模155至第四栅极硬掩模455被示出为分别形成在图11中的第一栅电极结构120至第四栅电极结构420上，但是发明构思的实施例不限于此。

图15示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上面参照图2和图14描述的半导体装置的差异。参照图15，与图14中的不同，第一tin层121的厚度t12可以基本上等于第二tin层221的厚度t22。

图16示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上面参照图3描述的半导体装置的差异。

参照图16，在根据发明构思的实施例的半导体装置中，第五高k绝缘层532至第八高k绝缘层832可以不包括分别在第五栅电极结构520至第八栅电极结构820与第五栅极间隔件540至第八栅极间隔件840之间延伸的部分。此外，分别在第五栅电极结构520至第八栅电极结构820中的第五下tin层521、第五上tin层523、第六下tin层621、第六上tin层623、第七下tin层721、第七上tin层723、第八下tin层821、第八上tin层823以及第五栅电极522至第八栅电极822可以不包括分别沿着第五栅极间隔件540至第八栅极间隔件840的内壁延伸的部分。如在图3中，第八下tin层821的厚度t81可以大于第七下tin层721的厚度t71。

图16的实施例还包括第五栅极硬掩模555、第六栅极硬掩模655、第七栅极硬掩模755和第八栅极硬掩模855(这里称为第五栅极硬掩模555至第八栅极硬掩模855)。尽管第五栅极硬掩模555至第八栅极硬掩模855被示出为分别形成在图16中的第五栅电极结构520至第八栅电极结构820上，但是发明构思的实施例不限于此。

图17示出了根据发明构思的实施例的半导体装置。为了易于描述，将主要描述与上面参照图4和图16描述的半导体装置的差异。参照图17，与图16中的不同，第七下tin层721的厚度t72可以基本上等于第八下tin层821的厚度t82。

图18是根据发明构思的实施例的半导体装置的布局图。图19是沿着图18的线l-l截取的剖视图。图20是沿着图18的线m-m截取的剖视图。

参照图18，图5的第三鳍形图案310和图10的第七鳍形图案710可以在一方向上彼此间隔开，并且场绝缘层105置于其间。此外，图5的第三鳍形图案310和第四鳍形图案410可以在另一方向上彼此间隔开，并且器件隔离层107置于其间。

第一栅极线1000可以与第三鳍形图案310和第七鳍形图案710交叉。第一栅极线1000可以横跨(traverse)第三鳍形图案310、场绝缘层105和第七鳍形图案710。第三晶体管301可以在第一栅极线1000和第三鳍形图案310彼此交叉的区域中形成。此外，第七晶体管701可以形成在第一栅极线1000和第七鳍形图案710彼此交叉的区域中。

器件隔离层107可以设置在第三鳍形图案310与第四鳍形图案410之间以及第一栅线1000与第二栅线2000之间。

第二栅极线2000可以与第四鳍形图案410交叉。第四晶体管401可以形成在第二栅极线2000和第四鳍形图案410彼此交叉的区域中。

在形成有第三晶体管301的区域中，可以设置图6和图9的第三晶体管301。在形成有第七晶体管701的区域中，可以设置图11的第七晶体管701和图13的第七晶体管701中的任何一个。在形成有第四晶体管401的区域中，可以设置图6和图9的第四晶体管401。

尽管图18中仅示出了形成有第三晶体管301、第四晶体管401和第七晶体管701的区域，但是发明构思的实施例不限于此。例如，在前面的图中描述的第一区域i、第二区域ii、第五区域v、第六区域vi和第八区域viii可以设置在基底100的其它区域中。

参照图19，第一栅极线1000可以包括第三栅电极结构320和第七栅电极结构720。在一些实施例中，第二部分321b和第八部分721b可以彼此直接接触。换句话说，第二部分321b和第八部分721b可以彼此连接。第一部分321a和第七部分721a可以彼此连接并且可以被图案化。第三部分321c和第九部分721c可以彼此连接并且可以被图案化。第三栅电极322和第七栅电极722可以彼此连接并且可以被图案化。第三上tin层323和第七上tin层723可以彼此连接并且可以被图案化。

当根据实施例的半导体装置是sram时，第三晶体管301可以是上拉晶体管，第七晶体管701可以是下拉晶体管。

参照图20，第二部分321b和第五部分421b可以彼此直接接触。换句话说，第二部分321b和第五部分421b可以彼此连接。与图6和图9中的不同，第二部分321b还可以沿着第一部分321a的上表面、第三高k绝缘层332的上表面、第三栅极间隔件340的上表面、第三栅极间隔件340的侧表面、第三源/漏区350的上表面和器件隔离层107的上表面的一部分延伸。

与图6和图9中的不同，第五部分421b还可以沿着第四部分421a的上表面、第四高k绝缘层432的上表面、第四栅极间隔件440的上表面、第四栅极间隔件440的侧表面、第四源/漏区450的上表面和器件隔离层107的上表面的一部分延伸。

第二部分321b和第五部分421b可以在例如器件隔离层107上彼此直接接触。在一些实施例中，第二部分321b、第五部分421b和第八部分721b可以彼此连接。

将理解的是，尽管这里使用术语“第一”、“第二”等来描述发明构思的示例实施例中的构件、区域、层、部分、部、组件和/或元件，但是构件、区域、层、部分、部、组件和/或元件不应受这些术语的限制。这些术语仅用于将一个构件、区域、部分、部、组件或元件与另一构件、区域、部分、部、组件或元件区分开。因此，在不脱离发明构思的范围的情况下，下面描述的第一构件、区域、部分、部、组件或元件也可以被称为第二构件、区域、部分、部、组件或元件。例如，在不脱离发明构思的范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。

为了易于描述，在这里可以使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等的空间相对术语，以描述如图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了图中所描绘的方位之外，空间相对术语还意图包含装置在使用中或在操作中的不同方位。例如，如果图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为“在”所述其它元件或特征“上方”。因此，示例性术语“在……下方”可以包含上方和下方两种方位。所述装置可以被另外定位(旋转90度或者在其它方位处)，并且相应地解释这里使用的空间相对描述语。

这里使用的术语仅是出于描述具体实施例的目的，并非意图限制示例实施例。如这里所使用的，除非上下文另外清楚地指出，否则单数形式的“一个(种/者)”和“该(所述)”也意图包括复数形式。还将理解的是，如果在这里使用术语“包括”、“包含”和/或其变型时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。

除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与发明构思所属的领域的普通技术人员所通常理解的含义相同的含义。还将理解的是，除非这里明确地如此定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与它们在相关领域的上下文中的意思一致的意思，并且将不以理想化或者过于形式化的含义来解释它们。

当可以不同地实现特定示例实施例时，可以与所描述的顺序不同地执行特定的工艺顺序。例如，可以基本上同时执行或者以与所描述的顺序相反的顺序执行两个连续描述的工艺。

在附图中，将预计由于例如制造技术和/或公差导致的所示形状的变化。因此，发明构思的示例实施例不应被解释为局限于这里示出的区域的特定形状，而是可以被解释为包括例如由制造工艺导致的形状的偏差。例如，示出为矩形形状的蚀刻区域可以是圆形形状或特定曲率的形状。因此，图中示出的区域本质上是示意性的，图中示出的区域的形状意图示出装置的区域的特定形状，并且不意图限制本发明构思的范围。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。当诸如“……中的至少一个(种/者)”的表述在一列元件之后时，修饰整列元件而不修饰该列表中的单独的元件。

将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接或结合到所述另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。用于描述元件或层之间的关系的其它词语应以类似的方式解释(例如，“在......之间”与“直接在...之间”、“相邻”与“直接相邻”、“在......上”与“直接在......上”)。

同样的标记始终表示同样的元件。因此，即使在对应的附图中既没有提及也没有描述，可以参照其它附图描述相同或相似的标记。另外，可以参照其它附图来描述未由附图标记表示的元件。

虽然已经参照本发明的示例实施例具体地示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，期望本实施例在所有方面都被认为是说明性的而非限制性的，参考所附权利要求而不是前面的描述来表示发明构思的范围。