用于制造半导体器件的方法与流程

本文描述的实施例涉及用于形成半导体器件的方法。此外，本说明书涉及具有半导体器件的复合晶圆的实施例，所述半导体器件例如具有改进晶圆处理的fet、igbt、dmos、双极型晶体管、二极管或半导体闸流管。

背景技术：

半导体器件是在晶圆上被制造的，所述晶圆在形成半导体器件的过程期间提供机械稳定性。在制造过程结束时可以至少部分地移除晶圆。

例如，在至少部分地集成半导体器件之后，可以从载体晶圆拆卸半导体器件要集成到其中的半导体器件层。其他方案通过研磨或蚀刻来移除载体晶圆。在任何情况下，拆卸或移除应当被良好控制以避免损害半导体器件层。

鉴于此，存在针对进一步改进的需要。

技术实现要素：

根据实施例，用于制造半导体器件的方法包括：提供具有第一侧的单晶半导体基板；在半导体基板中第一侧处形成多个凹槽结构；利用介电材料填充凹槽结构以在凹槽结构中形成介电岛；在半导体基板的第一侧上形成半导体层以覆盖介电岛；以及使半导体层经受加热处置并使半导体层再结晶，其中再结晶半导体层的晶体结构适配于半导体基板的晶体结构。半导体基板和半导体层一起形成具有介电岛的复合晶圆，所述介电岛至少部分地被埋在复合晶圆的半导体材料中。

根据实施例，复合晶圆包括：具有第一侧和第二侧的单晶半导体本体；在半导体本体的第二侧处形成的介电岛；半导体本体中用于至少一个pn结的一个或多个掺杂区；以及在第二侧上与半导体本体和介电岛直接接触的金属化部。

在阅读以下详细描述后并在查看附图后，本领域技术人员将认识到附加的特征和优点。

附图说明

图中的组件不一定成比例，而是将重点放在说明本发明的原理上。此外，在图中，同样的参考符号指定对应的部分。在附图中：

图1a至1i图示了根据实施例的过程。

图2a至2f图示了根据实施例的另外的过程。

具体实施方式

在以下详细描述中，参考形成其一部分的附图，并且在附图中通过图示的方式示出了其中可以实践本发明的具体实施例。就此而言，参考被描述的（一个或多个）图的取向来使用诸如“顶部”、“底部”、“正”、“反”、“前”、“后”、“横向”、“垂直”、“之下”、“下面”、“下”、“之上”、“上”等方向性术语。因为可以以多个不同取向来定位实施例的组件，所以方向性术语是出于说明的目的而使用的并且绝不是限制性的。要理解，可以利用其他实施例，并且在不脱离本发明的范围的情况下可以做出结构或逻辑改变。因此，不要将以下详细描述当作限制意义，并且本发明的范围由所附权利要求限定。所描述的实施例使用特定语言，其不应当被解释为限制所附权利要求的范围。

如本文所使用的术语“具有”、“包含”、“包括”、“含有”等是指示所述要素或特征的存在、但不排除附加的要素或特征的开放式术语。除非上下文另有明确指示，否则冠词“一”、“一个”和“该”意图包括复数以及单数。

在本说明书中，半导体基板的第二表面被认为是由半导体基板的下表面或反侧表面形成的，而第一表面被认为是由半导体基板的上表面、正表面或主表面形成的。因此，如本说明书中所使用的术语“上面”和“下面”考虑到该取向来描述结构特征对于另一个结构特征的相对位置。

图中的组件不一定成比例，而是将重点放在说明本发明的原理上。此外，在图中，同样的参考符号指定对应的部分。

术语“电连接”和“电气连接”以及“接触”意图描述两个特征之间的欧姆连接。

图1a至1i图示了形成半导体器件的过程。

根据实施例，提供具有第一侧11的单晶半导体基板10。在半导体基板10中第一侧11处可以形成多个凹槽结构12a。可以利用介电材料填充凹槽结构12a以在凹槽结构12a中形成介电岛12。可以在半导体基板10的第一侧11上形成半导体层13以覆盖介电岛12。可以加热半导体层13以引起再结晶，其中再结晶半导体层10的晶体结构适配于半导体基板的晶体结构。半导体基板10和半导体层13一起形成具有介电岛12的复合晶圆，所述介电岛12至少部分地被埋在复合晶圆14的半导体材料中。

在图1a中提供具有第一侧11的半导体基板10。半导体基板10可以由适于制造半导体组件的任何半导体材料制成。仅举几例，这类材料的示例不限于其地包括诸如硅（si）之类的元素性半导体材料，诸如碳化硅（sic）或锗化硅（sige）之类的iv族化合物半导体材料，诸如砷化镓（gaas）、磷化镓（gap）、磷化铟（inp）、氮化镓（gan）、氮化铝镓（algan）、磷化铟镓（ingap）或磷化铟镓砷（ingaasp）之类的二元、三元或四元iii-v半导体材料，以及诸如碲化镉（cdte）和碲镉汞（hgcdte）之类的二元或三元ii-vi半导体材料。上面提及的半导体材料也被称作同类结半导体材料。当组合两种不同半导体材料时形成异质结半导体材料。异质结半导体材料的示例不限于其地包括硅（sixc1-x）和锗化硅（sige）异质结半导体材料。对于功率半导体应用，当前主要使用si、sic和gan材料。在本实施例中，半导体材料是si。

可以在半导体基板10中第一侧11处形成多个凹槽结构12a。可以例如通过蚀刻来形成凹槽结构12a。在图1a中示出了凹槽结构12a。凹槽结构12a可以例如是沟槽或孔。根据实施例，凹槽结构12a包括在一个或两个方向上水平对齐的多个沟槽或孔。示例性实施例包括彼此平行伸展（run）的多个细长沟槽12a。可以在垂直于沟槽12a的细长延伸限定的横向方向上以给定的节距布置沟槽12a。以变化的距离来布置沟槽12a也是可能的，使得例如可以提供以不同距离与彼此间隔的相邻沟槽。在另外的实施例中，凹槽结构12a可以是在相邻孔之间具有恒定或者变化距离的间隔开的孔。在其他实施例中，凹槽结构12a包括诸如沟槽和孔、或者具有不同宽度的沟槽和孔之类以不同方式成型的凹槽结构12a。其他几何结构也是可能的。

根据实施例，凹槽结构12a的每个沟槽或孔可以具有在图1a至1i中从右到左图示的100nm至10μm（诸如1μm至5μm）的横向（水平）大小或宽度。根据实施例，大小可以在200nm和3μm之间，诸如在200nm和2μm之间。沟槽或孔的大小可以相等或者不同。在沟槽形成凹槽结构12a的情况下，横向大小指代沟槽的宽度，即当在到第一侧上的平面投影中看时垂直于沟槽的伸长的宽度。根据实施例，选择横向大小来发起如下面进一步描述的半导体层的再结晶。

两个沟槽之间的横向（水平）距离（也称作节距）可以在10nm至10μm的范围中，诸如大约30nm至大约5μm、例如大约50nm至大约3μm或者甚至大约100nm至大约1μm。沟槽或孔在厚度方向上（垂直）的深度可以在大约100nm至大约10μm的范围中，例如大约500nm至大约3μm。凹槽结构12a的沟槽或孔的大小和两个沟槽之间的横向（水平）距离可以按以下方式适配于彼此：为覆盖介电岛12而要形成在半导体基板10的第一侧11上的半导体层可以再结晶为单晶层，所述单晶层桥接（overbridge）凹槽结构12a中的介电岛12。

如图1b中示出的，利用介电材料填充凹槽结构12a以在凹槽结构12a中形成介电岛12。介电材料可以是适于制造半导体组件的任何材料。这类材料的示例不限于其地包括氧化硅（sio2）或氮化硅（si3n4）。在本实施例中，用于形成介电岛12的介电材料是sio2。

根据实施例，为在凹槽结构12a中形成介电岛12而利用介电材料对凹槽结构12a的填充包括：利用介电材料对凹槽结构12a的填充；以及平坦化半导体基板10的第一侧11。在对凹槽结构12a的填充期间，可以在半导体基板10的第一侧11上在凹槽结构12a之间或凹槽结构12a旁边形成附加的介电材料。平坦化移除覆盖半导体基板10的第一侧11的附加介电材料以使凹槽结构12a之间的半导体基板10暴露。可以通过抛光或者其他表面处置来完成平坦化。

凹槽结构12a的深度也可以限定介电岛12的垂直厚度。可以适配凹槽结构12a的横向宽度、节距和深度，使得在平坦化之后，由介电岛12和在间隔开的介电岛12之间延伸的半导体基板10的半导体材料形成的共同表面基本上是均匀的。

根据实施例，所述方法还包括：在形成介电岛12之后并且在形成半导体层13之前抛光第一侧11。

根据实施例，由半导体基板10的半导体材料来使介电岛12间隔开并与彼此分离。半导体基板10延伸到共同表面并部分地形成共同表面。介电岛12从共同表面延伸到半导体基板10的给定深度中。例如，利用介电材料填充彼此平行伸展的沟槽以形成细长的介电岛，其中由半导体基板10的材料来分离介电岛12。介电岛12在横向方向上和底侧与半导体基板10接触。

图1c图示了为覆盖介电岛12而在半导体基板10的第一侧11上形成半导体层13。可以与半导体基板10和介电岛12接触地形成半导体层13。半导体层13可以是多晶的或非晶形的。根据实施例，介电岛12完全被半导体基板10或半导体层13所覆盖。可以将介电岛12描述为埋在复合晶圆中，所述复合晶圆包括半导体基板10、半导体层13和埋在其中的介电岛12。

根据实施例，半导体层13形成为在半导体基板10和介电岛12上并与半导体基板10和介电岛12接触的非晶形或多晶层。

根据实施例，半导体层13可以由与半导体基板10相同的半导体材料组成或构成。然而，半导体层13的半导体材料的晶体结构和半导体基板10的半导体材料的晶体结构可以不同。例如，非晶形或多晶材料可以比单晶材料更容易形成。在本实施例中，半导体层13的材料是非晶形或多晶si并且半导体基板10是单晶si。

根据实施例，半导体层13形成为在半导体基板10和介电岛12上并与半导体基板10和介电岛12接触的非晶形或多晶层。可以例如通过cvd（化学气相沉积）或hdpcvd（高密度等离子体化学气相沉积）来沉积半导体层。也可以使用其他沉积过程。沉积过程填充凹槽结构12a而不会如同例如包括氧化半导体材料的过程那样消耗半导体基板的材料。

根据实施例，半导体层13具有在10nm至300nm之间的厚度，诸如20nm至200nm。

所述方法还可以包括使半导体层经受加热处置并使半导体层13再结晶，以形成具有诸如单晶结构之类的晶状结构的半导体层13。这类层可以称作再结晶半导体层。通过加热和再结晶，半导体层13的结晶度显著改进，并且可以导致基本上单晶的再结晶半导体层13。在再结晶期间，再结晶半导体层13的晶体结构适配于单晶半导体基板10的晶体结构，使得再结晶半导体层13和半导体基板10两者具有相同的晶体结构和晶体晶格取向。半导体基板10和半导体层13一起形成具有介电岛12的复合晶圆14，所述介电岛12至少部分地被埋在复合晶圆14的半导体材料中。加热和再结晶不一定意味着半导体层13变成流体。半导体层13的最初非晶形或多晶结构可以至少部分地、通常完全地消失并转化成诸如单晶结构之类更晶状的结构。归因于对半导体层13的加热，材料可以在受控垂直温度剖线期间再结晶。在冷却下来之后，半导体层13的晶体结构适配于半导体基板10的晶体结构。特别地，如果两者包含相同的材料，那么再结晶半导体层13可以具有与单晶半导体基板10相同的晶格常数和相同的晶格取向，从而导致单晶半导体层13。

对于受控冷却，诸如卡盘之类的基板载体可以用于在加热和再结晶期间保持半导体基板10。基板载体可以包括冷却元件，可以控制所述冷却元件以在半导体基板10上给予受控的冷却。

根据实施例，对半导体层13的加热包括：使半导体层13经受充足能量的激光处置以引起半导体层13的最初多晶或非晶形结构至少部分分解。激光处置针对期望的温度产生对半导体层13的局部加热。激光处置的能量可以取决于半导体层13的厚度和材料。对于由具有200nm厚度的si构成的半导体层13的激光处置的示例可以在例如的区域上采用1.0j/cm²至4.0j/cm²的激光能量。对于由具有70nm厚度的si构成的半导体层13的激光处置的另一示例在例如的区域上采用0.1j/cm²至3j/cm²的激光能量。在上面的示例中，半导体层13最初是非晶形硅。在激光处置之后，再结晶半导体层13基本上是单晶的。

激光处置或激光退火为半导体层13供给能量以允许半导体层13的内部结构的重组，所述重组导致基本上单晶半导体层13的形成。不需要完全熔化，但是因为完全熔化将加速重组过程而可以是有益的。例如，由激光提供的能量引起半导体层13使其晶体结构至少部分地、通常完全地分解，使得半导体材料可以通过将下方的半导体基板10用作起始材料而结晶。在激光处置期间，半导体基板10的上部分也可以使其晶体结构部分地分解。

根据实施例，在加热期间半导体层13的局部温度足够使半导体层13的晶体结构分解并在受控温度剖线期间引起再结晶。该受控温度剖线的持续时间可以影响最小必要再结晶温度，其中较长的持续时间和较低的温度组合可以与较短的持续时间和较高的温度组合具有相同的效果。

根据实施例，加热处置期间的温度至少是1100^oc，尤其是至少1150^oc，诸如至少1180^oc或至少1200^oc。再结晶和重组温度取决于材料。例如，si的熔化温度是1414^oc。不一定使半导体层13部分地或完全地熔化。

根据实施例，加热处置包括使半导体层13至少部分熔化。

根据实施例，所述方法还包括：在加热处置之前，在半导体层13上形成薄氧化层。薄氧化层可以降低在加热处置期间半导体层13爆炸的风险。

根据实施例，所述方法还包括：使半导体层13经受rf-h等离子体处置。rf-h（射频氢）等离子体处置将氢离子植入到半导体层13中，这进一步降低半导体层13的再结晶温度。通过包括rf-h等离子体处置，可以进一步降低si半导体层13的受控温度剖线的局部温度。

在图1d中示出了所得到的复合晶圆14。复合晶圆14包括至少部分被埋的介电岛12。根据实施例，半导体层13和半导体基板10是由相同的材料形成或构成的。在半导体层13的再结晶之后，通常不能再在彼此之间区分半导体基板10和半导体层13。之前半导体层13和半导体基板10之间的转变是持续的而没有任何尖锐的交界面或者任何清楚可见的交界面。除了所埋的介电岛12之外，复合晶圆14是单晶的。

如图1e至1i中图示的，可以将复合晶圆14用作用于处理半导体器件的基板晶圆。复合晶圆14在半导体器件的处理期间提供机械稳定性。

根据实施例，增大半导体层13的厚度并因此增大复合晶圆14的厚度。这可以例如通过外延层15的外延生长来完成。外延层15也可以被描述为半导体器件层15。所述方法还可以包括：通过在再结晶半导体层13上形成外延层15来增大复合晶圆14的厚度，其中再结晶半导体层13用作种晶层。图1e至1i分别图示了在基板10上或在再结晶半导体层13上的外延层15。归因于外延生长，在基板10和外延层15之间存在持续的转变。

根据实施例，所述方法还包括：在复合晶圆14中形成至少一个pn结。例如，可以在复合晶圆14的外延层15中形成pn结。

根据实施例，所述方法还包括：在外延层15中形成多个掺杂区21以形成多个pn结。

图1e图示了具有包括多个掺杂区21的外延层15的复合晶圆14的实施例。掺杂区21可以是n-型或p-型掺杂区中的一种，并且不同类型的相邻掺杂区形成pn结。

图1e至1i的实施例的复合晶圆14还包括可以在前段制程（feol）处理期间形成的半导体器件20，其中半导体器件20是igbt并且包括隔离栅23和源电极22。在图1h中形成对应的集电极金属化部。复合晶圆14可以包括多个半导体器件20，例如2或1000或1百万个。

根据实施例，半导体器件20可以包括诸如晶体管、电容器、电阻器或例如igbt、cmos或fet、mosfet之类的任何合适的器件。特别地，半导体器件20可以是双极型半导体器件。

根据实施例，所述方法还包括：在与第一侧11相反的第二侧上薄化复合晶圆14的半导体基板10，其中薄化在介电岛12处停止。可以通过蚀刻或抛光或其组合（化学-机械平坦化）来薄化复合晶圆14。蚀刻过程可以是例如湿法蚀刻或等离子体蚀刻，其中该过程适配于复合晶圆14和介电岛12的材料。介电岛12包括与基板10不同的材料，所述不同的材料导致不同的化学和机械稳定性。因此可以将介电岛12用作针对薄化过程的止动部。

根据实施例，薄化过程适配于介电岛12和基板10的材料，其中介电岛12具有比基板10对薄化过程更高的抵抗性，并且其中将介电岛12用作针对薄化过程的机械止动部。如图1f中图示的，对薄化过程更高的抵抗性增大用于薄化过程的必要时间。介电岛12位于半导体器件层15和复合晶圆14的第二侧之间。因此在薄化到达半导体器件层15之前，稍微扩大停止薄化过程的适当时间窗口。停止薄化过程的更大时间窗口增大复合晶圆的生产稳定性并且使所述方法对于薄化过程期间的小偏差更加稳定，所述小偏差如晶圆的几何偏差、蚀刻的成分的偏差、温度的偏差或薄化过程的非意图的各向异性。

在本实施例中，薄化过程是从与第一侧11相反的第二侧开始的各向同性薄化。参考图1f，薄化过程从底部开始并且各向同性薄化导致水平层中的材料移除。

根据实施例，半导体器件层15具有包括半导体层13的在1μm至600μm之间的厚度，诸如在1μm和200μm之间，或者在2μm和100μm之间。

根据实施例，所述方法还包括：在薄化半导体基板10之后，通过蚀刻来移除介电岛12的至少部分。如图1g中图示的，在薄化过程之后可以移除介电岛12的部分。可以完全地或部分地移除介电岛12。特别地，介电岛12可以保留在晶圆和/或半导体器件20的边缘区中。

根据实施例，复合晶圆包括边缘部分和中心部分，其中在薄化半导体基板10之后通过蚀刻来移除介电岛12的至少部分包括：移除介电岛12在中心部分中的部分并且留下介电岛12在边缘部分中的至少部分。

如图1i中图示的，最后可以在半导体芯片中切割以晶圆形式的半导体器件层15。通常在所有掺杂区的充分集成和金属化部的形成之后施行切割。切割发生在厚度方向上。

根据实施例，所述方法还包括：在第二侧上介电岛12的移除之后，在基板中和/或在半导体器件层15中形成多个掺杂区21。掺杂区的形成可以在金属化部30的形成之前并在晶圆的切割之前完成。

根据实施例，所述方法还包括：在半导体基板10的第二侧上形成金属化部30。如图1h中图示的，在介电岛12的移除之后并在切割之前，可以在基板上和/或在半导体器件层15上形成反侧金属化部30。特别地，欧姆接触对于双极型半导体器件而言可以是必要的。

可替换地，在每个半导体芯片上切割之后可以形成相应的反侧金属化部30。

提出用于制造半导体器件的方法。所述方法包括：提供具有第一侧11和与第一侧11相反的第二侧的单晶半导体基板10；在半导体基板10的第一侧11处形成多个介电岛12；在半导体基板10的第一侧11上形成非晶形或多晶半导体层13以覆盖在第一侧11处的介电岛12；使非晶形或多晶半导体层13经受rf-h等离子体处置；使非晶形或多晶半导体层经受加热处置以将非晶形或多晶半导体层13转换成再结晶半导体层，所述再结晶半导体层具有适配于半导体基板的晶体结构的单晶结构；在再结晶半导体层13上形成外延层；在外延层15中形成多个半导体器件；在第二侧处薄化半导体基板10以至少部分地使介电岛12暴露；以及后续在第二侧处形成金属化部。

图2a至2f图示了形成半导体器件的过程。

图2a图示了包括基板10的复合晶圆14，所述基板10具有介电岛12。复合晶圆14还包括外延层或半导体器件层15。半导体器件层15的顶部上的虚线图示了半导体器件层15可以包括经前段制程和/或后段制程处理的器件和/或层，例如多个半导体器件、诸如fet、互连层或隔离层。

复合晶圆14包括基板10和所埋的介电岛12。复合晶圆14在半导体器件层15的形成期间和在半导体器件层15的前段制程和/或后段制程处理期间提供机械稳定性。

如在图2b和2c的实施例中图示的，基板10在第二侧处被薄化以至少部分地使介电岛12暴露。薄化过程是各向异性过程并且薄化过程适配于基板10的材料。至少部分地使介电岛12暴露，其中基板材料归因于不同化学-机械稳定性而被移除。图2c还图示了基板10的部分可以保留在复合晶圆14上。

图2d至2f图示了对介电岛12的至少部分的移除。本实施例的复合晶圆包括边缘部分和中心部分，其中移除介电岛12的至少部分包括移除介电岛12在中心部分中的部分并且留下介电岛12在边缘部分中的至少部分。

根据实施例，所述方法还包括：在半导体基板10的薄化之后，至少部分地移除介电岛12。在图2d中，在图2e中示出的移除过程之前，利用保护层31覆盖边缘部分中的介电岛12。保护层31适配于移除介电岛12的过程。在图2f中，保护层31被移除并且图示的复合晶圆包括介电岛12在其边缘部分中的至少部分。

可选地，在对中心部分中的介电岛12的移除之后，可以在半导体器件层15上形成金属化层。该金属化层可以形成在保留的介电岛12之间或者该金属化层可以覆盖保留的介电岛12的至少部分。如果基板10的部分仍然保留在半导体器件层15上（如图2f中图示的），那么该金属化层可以覆盖保留的基板10的该部分。

最后，可以在半导体芯片中切割以晶圆形式的半导体器件层15。通常在所有掺杂区的充分集成和金属化部的形成之后施行切割。切割发生在厚度方向上。

提出可以通过上面解释的过程而形成的复合晶圆14。复合晶圆14包括：具有第一侧和第二侧的单晶半导体本体；形成在半导体本体的第二侧处的介电岛12；半导体本体中用于至少一个pn结的一个或多个掺杂区21；以及在第二侧上与半导体本体和介电岛12直接接触的金属化部30。

半导体本体可以例如包括如上面所解释的基板10、半导体层13和外延层15。特别地，半导体本体是例如si之类的单晶半导体材料并且介电岛12包括sio。

参考列表

10半导体基板

11半导体基板的第一侧

12a凹槽结构

12介电岛

13半导体层

14复合晶圆

15外延层/半导体器件层

20半导体器件

21掺杂区

22源电极

23隔离栅电极

30金属化部

31保护层。