金属栅极及其形成方法与流程

本发明涉及半导体制造领域，特别涉及一种金属栅极及其形成方法。

背景技术：

随着半导体元器件尺寸的不断减小，传统的多晶硅栅极已经不能够再满足使用要求。金属栅极(metalgate)的出现使得半导体器件向更加精细化的方向发展。随后，高k介电层的使用进一步优化了金属栅极的控制作用，提高了半导体器件的性能。

但是，在金属栅极的制备过程中，金属栅极与相邻的金属插塞之间的寄生电容比较大，阻碍了半导体器件性能的优化进程。

因此，现有技术亟需一种减低金属栅极与相邻的金属插塞之间的寄生电容的形成方法以及相应的金属栅极。

技术实现要素：

本发明实施例公开了一种金属栅极及其形成方法，有效降低了金属栅极与相邻金属插塞之间的寄生电容，提高了半导体器件的性能。

本发明公开了一种属栅极的形成方法，包括：提供半导体衬底和介质层，介质层形成于半导体衬底表面；在介质层中形成凹槽；形成覆盖凹槽侧壁和底部的高k介电层；形成填充凹槽的金属材料；刻蚀除去部分金属材料，且暴露凹槽两侧壁的部分高k介电层；形成阻挡结构，阻挡结构覆盖余下的金属材料；和刻蚀暴露的高k介电层，直至余下的高k介电层的顶部与余下的金属材料的顶部平齐。

根据本发明的一个方面，在形成高k介电层后，形成金属材料前，还包括：形成功函数材料层，功函数材料层覆盖高k介电层的侧壁和底部。

根据本发明的一个方面，刻蚀除去部分金属材料时，也同时刻蚀去除部分功函数材料层和部分高k介电层。

根据本发明的一个方面，刻蚀去除部分功函数材料层和部分高k介电层后，余下的高k介电层顶部高于余下的功函数材料层的顶部和余下的金属材料的顶部。

根据本发明的一个方面，阻挡结构覆盖余下的金属材料和余下的功函数材料层。

根据本发明的一个方面，在刻蚀除去部分金属材料和部分功函数材料层后，形成阻挡结构的工艺步骤包括：形成覆盖余下金属材料、余下功函数材料层、高k介电层和介质层的阻挡层；和刻蚀除去位于介质层表面和高k介电层表面的阻挡层，保留覆盖于余下的金属材料和余下的功函数材料层的阻挡层，以形成阻挡结构。

根据本发明的一个方面，刻蚀除去位于介质层表面和高k介电层表面的阻挡层的工艺步骤包括：形成覆盖阻挡层的盖层；除去部分盖层，保留位于凹槽内的盖层；刻蚀除去位于介质层表面的阻挡层，并继续刻蚀除去位于盖层两侧的阻挡层，并暴露凹槽两侧壁的高k介电层。

根据本发明的一个方面，暴露凹槽两侧壁的高k介电层后，还包括：刻蚀高k介电层，使剩余的高k介电层的顶部与余下的金属材料的顶部平齐。

根据本发明的一个方面，剩余的高k介电层的顶部与余下的金属材料的顶部平齐后，还包括：除去盖层和阻挡结构。

根据本发明的一个方面，在除去盖层和阻挡结构后，还包括：形成覆盖金属材料、功函数材料层和高k介电层的介电材料层。

根据本发明的一个方面，阻挡结构的材料包括：tin、tan、tial中的一种或多种。

根据本发明的一个方面，阻挡结构的厚度尺寸范围为。

根据本发明的一个方面，金属材料包括：w和/或al。

根据本发明的一个方面，刻蚀除去部分金属材料的工艺包括干法刻蚀工艺，其工艺参数包括：刻蚀气体包括cl2、bcl3、cf4，cl2的流量范围为10sccm～500sccm，bcl3的流量范围为10sccm～500sccm，cf4的流量范围为10sccm～100sccm，功率范围为100w～1000w，压力范围为2mtorr～100mtorr。

根据本发明的一个方面，形成阻挡层的工艺包括物理气相沉积工艺或化学气相沉积工艺或原子层沉积工艺。

根据本发明的一个方面，形成盖层的工艺包括旋涂工艺。

根据本发明的一个方面，介质层顶部表面与金属材料顶部表面之间的距离范围为。

相应的，本发明还提供了一种金属栅极，包括：半导体衬底和介质层，介质层形成于半导体衬底表面，介质层中形成有凹槽；高k介电层，高k介电层设置于凹槽的底部和侧壁，且覆盖凹槽的底部；和金属材料，金属材料填充在凹槽内，金属材料的顶部与凹槽两侧壁的高k介电层的顶部平齐。

根据本发明的一个方面，还包括功函数材料层，功函数材料层形成于金属材料和高k介电层之间。

根据本发明的一个方面，还包括介电材料层，介电材料层覆盖金属材料、功函数材料层和高k介电层。

与现有技术相比，本发明的技术方案具备以下优点：

在本发明形成金属栅极的技术方案中，形成阻挡结构后，刻蚀暴露的高k介电层，直至余下的高k介电层的顶部与余下的金属材料的顶部平齐。最终器件中高k介电层的顶部与余下的金属材料的顶部平齐，能够减小金属栅极与相邻金属插塞之间的寄生电容，提高了器件的性能。

进一步的，形成阻挡层后，还形成覆盖阻挡层的盖层。形成盖层能够避免位于金属材料和功函数材料层上方的阻挡结构不被刻蚀除去，而只除去位于凹槽侧壁的阻挡层，从而有效刻蚀高k介电层，使得最终高k介电层的顶部表面与金属材料顶部表面平齐。

相应的，本发明还提供了一种金属栅极。在金属栅极中，金属材料的顶部与凹槽两侧壁的高k介电层的顶部平齐。这样的结构能有效减小金属栅极与相邻金属插塞之间的寄生电容，提高器件的性能。

附图说明

图1-图6是根据本发明的一个实施例所形成金属栅极的工艺过程示意图。

具体实施方式

如前所述，现有的金属栅极中存在着金属栅极与相邻金属插塞之间寄生电容过大的问题。

经研究发现，造成上述问题的原因为金属栅极的高k介电层顶部与金属材料顶部之间存在高度差。

为了解决该问题，本发明提供了一种金属栅极及其形成方法，使得高k介电层顶部与金属材料顶部平齐，有效降低了金属栅极与相邻金属插塞之间的寄生电容。

现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。

此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。

以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。

请参考图1，在半导体衬底100上形成介质层110，并在介质层110中形成凹槽10。

半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为多晶硅。在本发明的一个实施例中，半导体衬底100还包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者包含有这些结构组成的其他半导体器件，在这里并不做具体限制。

介质层110起到绝缘作用，用于隔离器件中不同的结构。在本发明实施例中，介质层110形成于半导体衬底100表面，且介质层110的材料为sio2。

形成凹槽10用于后续在其内部形成金属栅极。

请参考图2，在凹槽内形成高k介电层120和金属材料140。

形成的高k介电层120具有高的绝缘性能，且能够产生较高的场效应，减小漏电量，协助金属栅极更好地控制半导体器件。形成高k介电层120的材料包括：hfo2、zro2、y2o3、tao2等中的一种或多种。具体的，在本发明实施例中，高k介电层120的材料为hfo2。且在本发明实施例中，高k介电层120覆盖凹槽的侧壁和底部。

金属材料140作为金属栅极的一部分，形成金属材料140的材料包括：w和/或al。具体的，在本发明实施例中，金属材料140的材料为w。

金属材料140填充在凹槽内。且在本发明实施例中，金属材料140充满凹槽。

在本发明实施例中，在形成高k介电层120后，形成金属材料140之前，还包括：形成功函数材料层130。

在本发明实施例中，功函数材料层130形成于高k介电层120和金属材料140之间。明显的，功函数材料层130覆盖高k介电层120的侧壁和底部。

形成功函数材料层130的材料包括：tin、tan、tial等中的一种或多种组合，在这里并不作具体限制。具体的，在本发明实施例中，功函数材料层130的材料为tial。

在本发明实施例中，在填充金属材料140之后，还要经过化学机械平坦化工艺(cmp)进行研磨，最终使得介质层110、高k介电层120、功函数材料层130和金属材料140四者的顶部表面平齐，以便于后续刻蚀。

在这里，需要说明的是，在本发明的另一个实施例中，在形成凹槽后，形成高k介电层120之前，还可以在凹槽的侧壁形成层间介质层，已达到更好的绝缘效果。

请参考图3，刻蚀部分金属材料140。

刻蚀除去部分金属材料140是为后续形成介电材料层提供空间。在本发明实施例中，由于形成有功函数材料层130，所以刻蚀除去部分金属材料140的同时，也将部分功函数材料层130刻蚀去除。刻蚀后，金属材料140顶部与介质层110顶部之间的距离范围为(在这里，距离范围为大于等于，小于等于，即范围包括端点数值，后续的范围表述与此处的意义相同)。具体的，在本发明实施例中，刻蚀后，金属材料140顶部与介质层110顶部之间的距离为。

刻蚀除去部分金属材料140的工艺包括干法刻蚀工艺。干法刻蚀工艺的工艺参数包括：刻蚀气体包括cl2、bcl3、cf4，cl2的流量范围为10sccm～500sccm，bcl3的流量范围为10sccm～500sccm，cf4的流量范围为10sccm～100sccm，功率范围为100w～1000w，压力范围为2mtorr～100mtorr。具体的，在本发明实施例中，cl2的流量为500sccm，bcl3的流量为10sccm，cf4的流量为10sccm，功率为1000w，压力为100mtorr。在本发明的另一个实施例中，cl2的流量为100sccm，bcl3的流量为500sccm，cf4的流量为100sccm，功率为100w，压力为2mtorr。

在本发明实施例中，选用上述干法刻蚀工艺对金属材料140的刻蚀速率与对功函数材料层130的刻蚀速率比较接近，所以最终金属材料140的顶部表面与功函数材料层130的顶部表面高度差较小，且不影响器件的性能。

明显的，上述干法刻蚀对高k介电层120也有一定的刻蚀作用，且高k介电层120被刻蚀的速率小于金属材料140被刻蚀的速率。所以，在本发明实施例中，经过上述干法刻蚀后，位于凹槽两侧壁的部分高k介电层120被暴露出来，且余下的高k介电层120顶部高于余下的功函数材料层130的顶部和余下的金属材料140的顶部。

在这里，暴露的“部分”高k介电层120仅为靠近介质层110顶部的高k介电层120，而位于凹槽两侧壁其余的高k介电层120和位于凹槽底部的高k介电层120仍然保持完整，如图3所示。

高k介电层120顶部与金属材料140顶部的高度差为h。高度差h的范围为。具体的，在本发明实施例中，高度差h为。

由于高k介电层120顶部与金属材料140的顶部存在高度差，最终会增大金属栅极与相邻金属插塞(未标出)之间的寄生电容，降低了半导体器件的性能。

请参考图4，形成阻挡结构151。

形成阻挡结构151是为了后续再继续刻蚀部分高k介电层120，使得高k介电层120顶部与金属材料140的顶部平齐，消除两者顶部之间的高度差。

在本发明实施例中，在继续刻蚀高k介电层120时，要保证金属材料140和功函数材料层130不被刻蚀，所以，阻挡结构151要覆盖余下的金属材料140和余下的功函数材料层130。

形成阻挡结构151的材料包括：tin、tan、tial等中的一种或多种组合，在这里并不作具体限制。具体的，在本发明实施例中，阻挡结构151的材料为tin。在本发明的其他实施例中，形成阻挡结构151还可以是其他的材料，只要能够满足起到阻挡作用的条件即可。

形成阻挡结构151的工艺包括：物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)或原子层沉积工艺(ald)等。具体的，在本发明实施例中，形成阻挡结构151的工艺为cvd。

阻挡结构151起到阻挡的作用，其厚度要根据具体的材料进行选择。在本发明的实施例中，阻挡结构151的厚度较小，其厚度范围为。具体的，在本发明实施例中，阻挡结构151的厚度为。

在这里，需要说明的是，在本发明其他的实施例中，阻挡结构151的厚度也可以比较厚，只要能够满足起到刻蚀阻挡作用的条件即可。

形成阻挡结构151的工艺步骤请参考图4a-图4c。

在实际的生产工艺中，很难直接只在金属材料140和功函数材料层130顶部表面形成阻挡结构151。因此，在本发明实施例中，形成阻挡结构151的工艺步骤包括：先形成覆盖余下金属材料140、余下功函数材料层130、高k介电层120和介质层110的阻挡层150，如图4a所示。然后刻蚀除去位于介质层110表面和高k介电层120表面的阻挡层150，保留覆盖于余下的金属材料140和余下的功函数材料层130的阻挡层150，以形成阻挡结构151。

为了能够更好地形成阻挡结构151，在本发明实施例中，还包括形成盖层160，如图4b所示。

形成盖层160能够保证除去其他位置的阻挡层150，只保留阻挡结构151。

如前所述，刻蚀除去位于介质层110表面和高k介电层120表面的阻挡层150的工艺步骤包括：形成覆盖阻挡层150的盖层160。再除去部分盖层160，只保留位于凹槽内的盖层160，如图4b所示。然后，刻蚀除去位于介质层110表面的阻挡层150，并继续刻蚀除去位于盖层160两侧的阻挡层150，如图4c所示。且凹槽两侧壁的高k介电层120也被暴露出来。

形成盖层160的材料包括sic、sin或碳材料层。在本发明实施例中，盖层160的材料为碳材料层。

在本发明的其他实施例中，盖层160的材料还可以是其他材料，在这里并不作具体限制。

形成盖层160的工艺包括旋涂工艺、cvd工艺、pvd工艺等。在本发明实施例中，形成盖层160的工艺为旋涂工艺。

至此，阻挡结构151形成。且阻挡结构151只覆盖在金属材料140与功函数材料层130上方，起到避免金属材料140与功函数材料层130被刻蚀的作用。

请参考图5，刻蚀暴露的高k介电层120。

在本发明实施例中，在暴露凹槽两侧壁的高k介电层120后，还包括：继续刻蚀高k介电层120，使剩余的高k介电层120的顶部与余下的金属材料140的顶部平齐。

在一种金属栅极结构中，高k介电层120的顶部高于金属材料140顶部，这样使得高k介电层120与相邻的金属插塞之间重叠的面积较大。且一般的，高k介电层120容纳电子的能力比较强，电容较大。随着高k介电层120和相邻的金属插塞之间距离的减小，器件被施加电压后，有较多的电子会存在于高k介电层120高出金属材料140顶部的部分，增大高k介电层120与相邻的金属插塞之间的寄生电容，降低半导体器件的性能。

如果高k介电层120顶部表面低于金属材料140的顶部，则会降低金属栅极的控制能力。

因此，在本发明实施例中，高k介电层120的顶部与余下的金属材料140的顶部平齐，既能够降低高k介电层120和相邻的金属插塞之间的寄生电容，又能保证金属栅极的控制作用，提高了半导体器件的性能。

在本发明的实施例中，金属材料140顶部表面与介质层110顶部表面之间的距离为h1。h1的范围为。具体的，在本发明实施例中，h1为。在本发明的另一实施例中，h1为。

请参考图6，形成介电材料层170。

在剩余的高k介电层120的顶部与余下的金属材料140的顶部平齐后，还包括：去除盖层160和阻挡结构151，并形成介电材料层170。

形成介电材料层170能够增大金属栅极与相邻金属插塞之间的距离，提高半导体器件的性能。

在本发明实施例中，介电材料层170覆盖金属材料140、功函数材料层130和高k介电层120。介电材料层170的材料为sin。

综上所述，根据本发明实施例公开的金属栅极的形成方法，高k介电层与金属材料的顶部表面平齐，减小了金属栅极与相邻金属插塞之间的寄生电容，提高了半导体器件的性能。

相应的，请继续参考图6，本发明实施例还提供了一种金属栅极，包括：半导体衬底100和介质层110。

半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为多晶硅。

介质层110起到绝缘作用，用于隔离器件中不同的结构。在本发明实施例中，介质层110形成于半导体衬底100表面，且介质层110的材料为sio2。

凹槽用于形成金属栅极，凹槽形成在介质层110中。

本发明实施例的金属栅极还包括高k介电层120。形成的高k介电层120具有高的绝缘性能，且能够产生较高的场效应，减小漏电量，协助金属栅极更好地控制半导体器件。

高k介电层120的材料包括：hfo2、zro2、y2o3、tao2等中的一种或多种。具体的，在本发明实施例中，高k介电层120的材料为hfo2。

在本发明实施例中，高k介电层120覆盖凹槽的侧壁和底部。

本发明实施例的金属栅极还包括金属材料140。金属材料140为金属栅极的一部分。

金属材料140的材料包括：w和/或al。具体的，在本发明实施例中，金属材料140的材料为w。

在本发明实施例中，金属材料140填充在凹槽内，且金属材料140的顶部与高k介电层120的顶部表面平齐。这样的结构能够减小金属栅极与相邻金属插塞之间的寄生电容，提高了半导体器件的性能。

在这里，需要说明的是，在本发明实施例中，还包括功函数材料层130。功函数材料层130形成于金属材料140和高k介电层120之间。

功函数材料层130的材料包括：tin、tan、tial等中的一种或多种组合，在这里并不作具体限制。具体的，在本发明实施例中，功函数材料层130的材料为tial。

本发明实施例还包括介电材料层170。形成介电材料层170能够增大金属栅极与相邻金属插塞之间的距离，提高半导体器件的性能。

在本发明实施例中，介电材料层170覆盖金属材料140、功函数材料层130和高k介电层120。

综上所述，本发明实施例提供的金属栅极，高k介电层与金属材料的顶部平齐，这样的结构能够减小金属栅极与相邻金属插塞之间的寄生电容，提高了半导体器件的性能。

至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。