半导体器件栅极高度平坦化方法与流程

本发明涉及半导体集成电路制造技术，尤其涉及一种半导体器件栅极高度平坦化方法。

背景技术：

在半导体集成电路制造中，特别是现行先进逻辑芯片工艺中，为了增加组件电性性能，例，会于pfet/nfet额外进行相应的电性增强工艺。这些电性增强工艺会直接影响到后续各种不同组件间栅极高度，造成不同组件间栅极高度的不同，而影响组件电性与工艺窗口。

因此，急需一种栅极高度平坦化方法，有效控制栅极高度的一致性。

技术实现要素：

本发明的目的在于提供一种半导体器件栅极高度平坦化方法，以有效控制栅极高度的一致性，提高组件电性与工艺窗口。

本发明提供的半导体器件栅极高度平坦化方法，包括：步骤s1，在所述有源区上形成多晶硅栅，然后进行组件增强工艺，其中，所述多晶硅栅由多晶硅、位于多晶硅上的多晶硅栅掩模层以及侧墙共同构成；步骤s2，在所述多晶硅栅的表面形成硬质掩模层，然后回填氧化硅介电层；步骤s3，进行第一次化学机械研磨，停止在所述硬质掩模层；步骤s4，沉积非晶硅薄膜；步骤s5，进行第二次化学机械研磨至所述非晶硅薄膜平坦化；以及步骤s6，以刻蚀工艺选定无选择性蚀刻方式进行回蚀。

更进一步的，回填的所述氧化硅介电层高过所述多晶硅栅。

更进一步的，步骤s3更具体的为通过所述第一次化学机械研磨对所述氧化硅介电层进行化学机械研磨，并停止在所述硬质掩模层。

更进一步的，所述硬质掩模层为让所述第一次化学机械研磨做为研磨所述氧化硅介电层的停止层。

更进一步的，所述第二次化学机械研磨为对所述非晶硅进行化学机械研磨，并且研磨直至所述非晶硅平坦化。

更进一步的，所述无选择性刻蚀方式为对所述硬质掩模层、所述氧化硅介电层及所述多晶硅栅掩模层三层之间的无选择性。

更进一步的，所述多晶硅栅掩模层包括两层，分别为氮化硅掩模层和氧化物掩模层，所述无选择性刻蚀方式为所述氮化硅掩模层和所述氧化物掩模层均与所述硬质掩模层和所述氧化硅介电层之间无选择性。

更进一步的，所述无选择性蚀刻方式为干法无选择性蚀刻方式。

更进一步的，还包括步骤s7：进行选择性硅刻蚀工艺。

更进一步的，所述选择性硅刻蚀工艺为干法选择性硅刻蚀工艺。

本发明提供的半导体器件栅极高度平坦化方法，通过增加步骤s4沉积非晶硅薄膜、步骤s5进行第二次化学机械研磨至非晶硅平坦化以及步骤s6以刻蚀工艺选定无选择性蚀刻方式进行回蚀后，多晶硅栅得到全面平坦化，有效控制栅极高度的一致性，提高组件电性与工艺窗口。

附图说明

图1为电性增强工艺后的半导体器件示意图。

图2为预处理工艺后的半导体器件示意图。

图3为本发明一实施例的半导体器件栅极高度平坦化方法流程图。

图3a为本发明一实施例的在多晶硅栅的表面形成硬质掩模层后的半导体器件示意图。

图3b为本发明一实施例的在硬质掩模层上形成氧化硅介电层后的半导体器件示意图。

图3c为本发明一实施例的第一次化学机械研磨后的半导体器件的示意图。

图3d为本发明一实施例的沉积非晶硅薄膜后的半导体器件的示意图。

图3e为本发明一实施例的第二次化学机械研磨后的半导体器件的示意图。

图3f为本发明一实施例的无选择性蚀刻方式后的半导体器件的示意图。

图3g为本发明一实施例的选择性硅刻蚀工艺后的半导体器件的示意图。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1，图1为电性增强工艺后的半导体器件示意图。如图1所示，半导体器件包括衬底100，衬底100包括有源区110和浅沟槽隔离区120，在有源区110上形成有pfet/nfet，pfet/nfet包括位于有源区110上的层间介质层(il/hfo)210、位于层间介质层210上的由多晶硅(poly_gate)220、位于多晶硅220上由例如氮化硅掩模层(sin_hm)231和氧化物掩模层(ox_hm)232构成的多晶硅栅掩模层230以及侧墙(sin_spacer)240共同构成的多晶硅栅200，且衬底100上包括硅锗(sige)130。如图1所示，在现有技术中，由于硅锗(sige)工艺，多晶硅栅掩模层230之间具有严重的高度差，也即多晶硅栅200之间具有严重的高度差。目前，通常采用预处理工艺来补偿多晶硅栅200之间的高度差。该预处理工艺包括光刻胶涂覆工艺(prcoating)、光刻胶回刻工艺(pretchback)以及以光刻胶为有源区110的掩模材料的多晶硅栅掩模层刻蚀工艺。请参阅图2，图2为预处理工艺后的半导体器件示意图。如图2所示，现有技术的预处理工艺会由于光刻胶的过度消耗而导致有源区110中断的问题，以及由于氧化物掩模层(ox_hm)232厚度不同而导致pfet/nfet之间的侧墙(sin_spacer)240高度不一致，而影响组件电性与工艺窗口的问题。

在本发明一实施例中，提供一种半导体器件栅极高度平坦化方法。具体的，请参阅图3，图3为本发明一实施例的半导体器件栅极高度平坦化方法流程图。如图3所示，该栅极高度平坦化方法包括以下步骤：

步骤s1，在有源区上形成多晶硅栅，然后进行组件增强工艺，其中，多晶硅栅由多晶硅、位于多晶硅上的多晶硅栅掩模层以及侧墙共同构成。

请再参阅图1，半导体器件包括衬底100，衬底100包括有源区110和浅沟槽隔离区120，在有源区110上形成有pfet/nfet，pfet/nfet包括位于层间介质层210上的多晶硅栅200，然后依序完成pfet/nfet组件的电性增强工艺。电性增强工艺直接影响到pfet/nfet不同组件间栅极高度，造成不同组件间栅极高度的不同，如图1所示，多晶硅栅掩模层230之间具有严重的高度差，而影响组件电性与工艺窗口。

步骤s2，在多晶硅栅的表面形成硬质掩模层，然后回填氧化硅介电层。

具体的，请参阅图3a，图3a为本发明一实施例的在多晶硅栅的表面形成硬质掩模层后的半导体器件示意图。如图3a所示，在多晶硅栅200的表面形成硬质掩模层310。然后，请参阅图3b，图3b为本发明一实施例的在硬质掩模层上形成氧化硅介电层后的半导体器件示意图。如图3b所示，在硬质掩模层310上形成氧化硅介电层320。在本发明一实施例中，硬质掩模层310为让化学机械研磨(cmp)做为研磨氧化硅介电层的停止层。在本发明一实施例中，回填的氧化硅介电层320必须高过多晶硅栅200。在本发明一实施例中，硬质掩模层310的材料为氮化硅。

步骤s3，进行第一次化学机械研磨，停止在上述硬质掩模层。

请参阅图3c，图3c为本发明一实施例的第一次化学机械研磨后的半导体器件的示意图。如图3c所示，因硬质掩模层310为可以让化学机械研磨(cmp)做为研磨氧化硅介电层320的接触刻蚀停止层，因此步骤s3更具体的为：第一次化学机械研磨为对氧化硅介电层进行化学机械研磨，并停止在硬质掩模层310。

步骤s4，沉积非晶硅薄膜。

请参阅图3d，图3d为本发明一实施例的沉积非晶硅薄膜后的半导体器件的示意图。如图3d所示，在步骤s3的基础上沉积非晶硅薄膜(a-si)330。

步骤s5，进行第二次化学机械研磨至非晶硅平坦化。

请参阅图3e，图3e为本发明一实施例的第二次化学机械研磨后的半导体器件的示意图。第二次化学机械研磨为对非晶硅进行化学机械研磨。并且，在非晶硅化学机械研磨过程中，不以研磨停止层做为研磨终点，而是研磨直至非晶硅平坦化。如图3e所示，进行第二次化学机械研磨后，非晶硅的表面被平坦化。

步骤s6，以刻蚀工艺选定无选择性蚀刻方式进行回蚀。

请参阅图3f，图3f为本发明一实施例的无选择性蚀刻方式后的半导体器件的示意图。如图3f所示，进行无选择性蚀刻方式后，多晶硅栅得到全面平坦化效果。在本发明一实施例中，无选择性刻蚀方式为对硬质掩模层、氧化硅介电层及多晶硅栅掩模层三层之间的无选择性。更具体的，在本发明已实施例中，如图1所示多晶硅栅掩模层230包括两层，分别为氮化硅掩模层(sin_hm)231和氧化物掩模层(ox_hm)232，则无选择性刻蚀方式为该两层均与硬质掩模层和氧化硅介电层之间的无选择性。

在本发明一实施例中，无选择性蚀刻方式为干法无选择性蚀刻方式。

如图3f所示，经上述栅极高度平坦化步骤之后，多晶硅栅得到全面平坦化，有效控制栅极高度的一致性，提高组件电性与工艺窗口，规避不同芯片产品之间，原技术下光刻胶高度会有差异之问题。

在本发明一实施例中，该栅极高度平坦化方法进一步还可包括步骤s7：进行选择性硅刻蚀工艺。请参阅图3g，图3g为本发明一实施例的选择性硅刻蚀工艺后的半导体器件的示意图。如图3g所示，进行选择性硅刻蚀工艺，刻蚀掉多晶硅。在本发明一实施例中，上述选择性硅刻蚀工艺为干法选择性硅刻蚀工艺。

在本发明一实施例中，栅极高度平坦化方法通过增加步骤s4沉积非晶硅薄膜、步骤s5进行第二次化学机械研磨至非晶硅平坦化以及步骤s6以刻蚀工艺选定无选择性蚀刻方式进行回蚀后，多晶硅栅得到全面平坦化，有效控制栅极高度的一致性，提高组件电性与工艺窗口。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。