竖直存储器装置的制作方法

本申请要求于2017年11月30日在韩国知识产权局(kipo)提交的韩国专利申请no.10-2017-0163653的优先权，该申请的内容通过引用方式整体并入本文中。

本发明构思涉及竖直存储器装置。

背景技术：

随着vnand闪速存储器装置中的模制结构的堆叠数量增加，穿过模制结构延伸的沟道孔的深度可具有分布。因此，在用于形成沟道孔的蚀刻工艺中，模制结构可被过度蚀刻以使得所有沟道孔可暴露出衬底的上表面，这样可在衬底上形成凹陷。随着ono层可形成在所述凹陷上，可产生寄生电容，从而vnand闪速存储器装置的电特性可变差。

技术实现要素：

示例实施例提供了一种具有良好特性的竖直存储器装置。

根据本发明构思的一方面，一种竖直存储器装置可包括衬底、栅电极结构和沟道。栅电极结构可位于衬底上。衬底的上部可包括掺有碳或p型杂质的杂质区。栅电极结构可包括在实质上垂直于衬底的上表面的竖直方向上彼此间隔开的栅电极。沟道可在衬底上在竖直方向上延伸穿过栅电极结构。沟道可包括第一部分和第二部分。第一部分可具有相对于衬底的上表面的倾斜侧壁。第二部分可接触第一部分的上表面，并且可具有相对于衬底的上表面的倾斜侧壁。第二部分的上表面的宽度可小于第一部分的上表面的宽度。所述沟道可接触所述杂质区。

根据本发明构思的一方面，一种竖直存储器装置可包括衬底、沟道结构、电荷存储结构和栅电极结构。衬底可包括掺有碳或p型杂质的杂质区。沟道结构可包括衬底的杂质区的上表面上的下沟道和接触所述下沟道的上表面的上沟道。下沟道可具有相对于衬底的上表面的倾斜侧壁和柱形。上沟道可具有相对于衬底的上表面的倾斜侧壁并且可具有中空圆柱形。电荷存储结构可覆盖上沟道的外侧壁。栅电极结构可包括在实质上垂直于衬底的上表面的竖直方向上彼此间隔开的栅电极。栅电极中的每一个可覆盖沟道结构的外侧壁或者电荷存储结构的外侧壁。电荷存储结构的上表面的宽度可小于下沟道的最大宽度。

根据本发明构思的一方面，一种竖直存储器装置可包括：衬底上的栅电极结构，其包括位于衬底的上部的杂质区；以及衬底上的沟道。栅电极结构可包括在实质上垂直于衬底的上表面的竖直方向上彼此间隔开的栅电极。沟道可穿过栅电极结构和衬底的杂质区的上部在衬底上在竖直方向上延伸。沟道可包括在竖直方向上顺序堆叠并且彼此连接的多个部分。所述多个部分中的每一个可具有相对于衬底的上表面的倾斜侧壁。沟道的所述多个部分中相对于衬底的上表面布置在奇数水平的第一部分的上表面的宽度可大于沟道的所述多个部分中直接位于第一部分上方的第二部分的上表面的宽度。

在根据示例实施例的竖直存储器装置中，可减少或防止由于在竖直方向上延伸的沟道的弯曲或未对准而引起的晶体管特性的变差。

附图说明

图1至图3是示出根据一些示例实施例的竖直存储器装置的平面图和截面图；

图5、图8、图13和图15是示出根据一些示例实施例的制造竖直存储器装置的方法中的操作的平面图；

图4、图6-图7、图9-图12、图14和图16-图19是示出根据一些示例实施例的制造竖直存储器装置的方法中的操作的截面图；

图20是示出根据一些示例实施例的竖直存储器装置的截面图；

图21是示出根据一些示例实施例的竖直存储器装置的截面图；

图22至图25是示出根据一些示例实施例的制造竖直存储器装置的方法的截面图；

图26是示出根据一些示例实施例的竖直存储器装置的截面图；

图27至图28是示出根据一些示例实施例的制造竖直存储器装置的方法的截面图；以及

图29是示出根据一些示例实施例的竖直存储器装置的截面图。

具体实施方式

根据下面参照附图的详细说明，根据一些示例实施例的竖直存储器装置及其制造方法的以上和其它方面和特征将变得容易理解。

图1至图3是示出根据一些示例实施例的竖直存储器装置的平面图和截面图。具体地说，图1是平面图，图2是沿着图1的线a-a'截取的截面图，并且图3是沿着图1的线b-b'截取的截面图。

下文中，可将基本垂直于衬底的上表面的方向定义为第一方向，并且可将基本上平行于衬底的上表面并且彼此交叉的两个方向分别定义为第二方向和第三方向。在一些示例实施例中，第二方向和第三方向基本上彼此垂直。

参照图1至图3，竖直存储器装置可包括栅电极结构、绝缘图案结构和延伸穿过栅电极结构和绝缘图案结构的第二结构。竖直存储器装置还可包括第一杂质区102和第二杂质区104、分隔层240、第二阻挡层280、第二间隔件340、共源极线(csl)350、接触插塞370、位线390以及第一至第三层间绝缘层250、360和380。在一些实施例中，可省略第三层间绝缘层380。

衬底100可包括诸如硅、锗、硅-锗的半导体或者诸如gap、gaas、gasb的iii-v化合物等。在一些实施例中，衬底100可为绝缘体上半导体衬底，诸如绝缘体上硅(soi)衬底或者绝缘体上锗(goi)衬底。

第一杂质区102可形成在衬底100的上部。第一杂质区102可包括碳或p型杂质(例如硼)。

栅电极结构可包括分别位于多个水平的多个栅电极，所述多个栅电极在衬底100上在第一方向上彼此间隔开。栅电极结构可在第二方向上延伸，并且可在第三方向上形成多个栅电极结构。也就是说，栅电极结构中的在第三方向上在各水平相邻的栅电极结构(它们中的每一个可在第二方向上延伸)可由在第二方向上延伸的第二开口260彼此间隔开。

在一些示例实施例中，csl350可形成在第二开口260中，以在第二方向上延伸，并且第二间隔件340可在第三方向上形成在csl350的相对侧壁中的每一个侧壁上。第二杂质区104可形成在邻近csl350的下表面的衬底100的上部。

csl350可包括金属、金属氮化物和/或金属硅化物。第二间隔件340可包括诸如氧化物(例如，氧化硅)的绝缘材料，并且第二杂质区104可包括例如磷、砷等的n型杂质。

栅电极结构中的每一个可包括可在第一方向上顺序堆叠的至少一个第一栅电极332、分别位于多个水平的多个第二栅电极334以及至少一个第三栅电极336。

在一些示例实施例中，第一栅电极332可用作地选择线(gsl)，第二栅电极334中的每一个可用作字线，并且第三栅电极336可用作串选择线(ssl)。

图2示出了分别位于两个水平处的两个第一栅电极332、分别位于四个水平处的四个第二栅电极334以及分别位于两个水平处的两个第三栅电极336；然而，本发明构思不限于此。例如，第一栅电极332和第三栅电极336中的每一个可形成在一个水平处或分别形成在多个水平处，并且多于四个第二栅电极334可分别形成在多于四个水平处。邻近第一栅电极332和/或第三栅电极336的一些第二栅电极334可用作虚设字线。

第一栅电极332可包括在第二方向上延伸的第一栅极导电图案322以及覆盖第一栅极导电图案322的上下表面和侧壁的第一栅极势垒图案312。第二栅电极334可包括在第二方向上延伸的第二栅极导电图案324以及覆盖第二栅极导电图案324的上下表面和侧壁的第二栅极势垒图案314。第三栅电极336可包括在第二方向上延伸的第三栅极导电图案326以及覆盖第三栅极导电图案326的上下表面和侧壁的第三栅极势垒图案316。

第一至第三栅极导电图案322、324和326可包括具有低电阻的金属，例如钨、钛、钽、铂等，并且第一至第三栅极势垒图案312、314和316可包括金属氮化物，例如氮化钛、氮化钽等。

绝缘图案结构可包括在第一方向上顺序堆叠在衬底100上的多个绝缘图案115。绝缘图案115可形成在第一杂质区102的上表面与第一栅电极332之间，形成在第一方向上彼此邻近的第一至第三栅电极332、334和336之间，以及形成在第三栅电极336上。

在一些示例实施例中，分别位于多个水平处的绝缘图案115中的每一个绝缘图案115可在第二方向上延伸，并且各水平的多个绝缘图案115可由第二开口260在第三方向上彼此间隔开。绝缘图案115可包括诸如氧化物(例如，氧化硅)的绝缘材料。

所述多个绝缘图案115中的一些绝缘图案115可比所述多个绝缘图案115中的其它绝缘图案115要厚。最下方的一个第二栅电极334与最上方的一个第一栅电极332之间的绝缘图案115和/或最下方的一个第三栅电极336与最上方的一个第二栅电极334之间的绝缘图案可比其它绝缘图案115要厚。例如，绝缘图案115中的相对于衬底100的上表面位于第三水平的一个绝缘图案115、最上方的一个绝缘图案115以及绝缘图案115中的相对于上方位于第三水平的一个绝缘图案115可比分别位于其它水平的绝缘图案115要厚；然而，本发明构思不限于此。

第二结构可包括顺序堆叠在衬底100的第一杂质区102上的第一结构和焊盘230，并且可穿过栅电极结构和绝缘图案结构在第一方向上延伸。

第一结构可包括从第一杂质区102的上表面在第一方向上延伸的沟道215、覆盖沟道215的外侧壁的电荷存储结构195以及填充由沟道215形成的内部空间的填充图案220。

在一些示例实施例中，沟道215可具有中空圆柱形或杯形，并且填充图案220可填充由沟道215形成的空间。也就是说，具有柱形的填充图案220的下表面和侧壁可被沟道215覆盖。

沟道215可包括例如晶体硅的半导体，并且填充图案220可包括诸如氧化物(例如，氧化硅)的绝缘材料。

在一些示例实施例中，可在第二方向和第三方向中的每一个上形成多个沟道215，并因此可限定沟道阵列。在一些示例实施例中，沟道阵列可包括：第一沟道列215a，其包括布置在第二方向上的沟道215；以及第二沟道列215b，其包括布置在第二方向上并且在第三方向上与第一沟道列215a间隔开的沟道215。可将包括在第一沟道列215a中的沟道215布置为相对于包括在第二沟道列215b中的沟道215与第二方向或第三方向成锐角。

第一沟道列215a和第二沟道列215b可在第三方向上交替且重复地布置。图1示出了在第三方向上交替地布置以形成沟道组的五个第一沟道列215a和四个第二沟道列215b，然而，本发明构思不限于此。

下文中，可将一个沟道组中的在第三方向上布置的四个沟道列分别称作第一沟道列215a、第二沟道列215b、第三沟道列215c和第四沟道列215d。按照这个次序，可将沟道组中的在第三方向上位于中间位置的一个沟道列称作第五沟道列215e，并且可将沟道组中的在第三方向上布置的其它四个沟道列再次按照这种次序分别称作第一沟道列215a、第二沟道列215b、第三沟道列215c和第四沟道列215d。图1示出了包括一个沟道组和在第三方向上彼此间隔开的另一沟道组的一部分的沟道阵列。沟道组中的每一个可包括布置在第三方向上的两个沟道块，并且第五沟道列215e可布置在所述两个沟道块之间。

在一些示例实施例中，覆盖沟道215的外侧壁的电荷存储结构195可具有底部可敞开的杯形。电荷存储结构195可包括从沟道215的外侧壁顺序堆叠的隧道绝缘图案185、电荷存储图案175和第一阻挡图案165。

隧道绝缘图案185和第一阻挡图案165可包括诸如氧化物(例如，氧化硅)的绝缘材料，并且电荷存储图案175可包括诸如氮化物(例如，氮化硅)的不同绝缘材料。

第一结构可具有在衬底100的上部从第一杂质区102的上表面在第一方向上延伸的柱形，并且包括所述第一结构和焊盘230的第二结构可具有柱形。焊盘230可包括例如掺杂的晶体硅。

在一些示例实施例中，第二结构可包括可一体地形成并且彼此接触的下部和上部，所述下部和上部中的每一个可具有相对于衬底100的上表面的倾斜侧壁。第二结构的下部的上表面可在基本上平行于衬底100的上表面的水平方向上具有第一宽度w1，并且第二结构的下部的下表面可在水平方向上具有可小于第一宽度w1的第二宽度w2。另外，第二结构的上部的上表面可在水平方向上具有第三宽度w3，并且第二结构的上部的下表面可在水平方向上具有可小于第三宽度w3的第四宽度w4。

在一些示例实施例中，第一宽度w1可大于第三宽度w3，并且第三宽度w3可大于第二宽度w2。在一些示例实施例中，第四宽度w4可小于第二宽度w2。

由于第一宽度w1可大于第三宽度w3，在形成参照图8和图9描述的第一上孔140的工艺中，第一上孔140中的每一个可容易地暴露出第二牺牲层130中的每一个的上表面，并因此第二结构可具有期望的结构。

在一些示例实施例中，第二结构的与第一栅电极332相对应的一部分在水平方向上的宽度可等于或小于第三宽度w3。第二结构优选地形成为是彼此紧靠的以增大集成度，然而，如果第二结构彼此太紧靠，则在参照图15至图18描述的栅极置换工艺中，栅电极可能将不填充第二结构之间的间隙270(参照图16)，从而可形成空隙。因此，在设计步骤中，当第二结构具有第三宽度w3时，可确保第二结构之间的最小和/或期望的距离(在其处可无空隙地形成栅电极)，并因此，在其中第二结构具有大于第三宽度w3的的宽度的区域中不必形成栅电极。

第二结构的下部的上表面具有大于其上部的上表面的第三宽度w3的第一宽度w1，然而，第二结构的下部的宽度从其顶部朝底部可逐渐减小，并因此可仅在第二结构的下部的宽度等于或小于第三宽度w3的高度形成栅电极，从而在栅电极中可不形成空隙。也就是说，第二结构的与相对于衬底100的上表面位于第二水平的第一栅电极332的上表面相对应的一部分在水平方向上的宽度可等于或小于第三宽度w3。

接触插塞370可形成在焊盘230上，并且位线390可形成在接触插塞370上。接触插塞370可延伸穿过第一层间绝缘层250和第二层间绝缘层360以接触焊盘230，并且位线390可延伸穿过第三层间绝缘层380以接触接触插塞370。

接触插塞370和位线390可包括例如铜、铝、钨、钛、钽等的金属和/或例如氮化钛、氮化钽、氮化钨等的金属氮化物，并且第一至第三层间绝缘层250、360和380可包括诸如氧化物(例如，氧化硅)的绝缘材料。

分隔层240可在第一方向上从最上方的绝缘图案115朝着绝缘图案115中的相对于上方位于第三水平的一个绝缘图案115的一部分向下延伸，并因此位于比所述相对于上方的第三水平要高的各水平处的第三栅电极336可在第三方向上划分为多块。

在一些示例实施例中，分隔层240可在一个沟道组中的两个沟道块之间在第二方向上延伸，并且可延伸穿过包括在第五沟道列215e中的沟道215。分隔层240可在第一方向上延伸至绝缘图案115中的在最上方的一个第二栅电极334上的一个绝缘图案115的一部分。

第二阻挡层280可形成在第一至第三栅电极332、334和336中的每一个的下表面和上表面以及一部分侧壁上以及每个绝缘图案115的侧壁上。第二阻挡层280也可接触电荷存储结构195的侧壁。

图4至图19是示出根据一些示例实施例的制造竖直存储器装置的方法的平面图和截面图。具体地说，图5、图8、图13和图15是平面图，并且图4、图6-图7、图9-图12、图14和图16-图19是截面图。图4、图6-图7、图9-图12、图14和图16-图19分别是沿着对应的平面图的线a-a'截取的截面图，并且图14是沿着图13的线b-b'截取的截面图。

参照图4，第一杂质区102可形成在衬底100的上部，并且绝缘层110和第一牺牲层120可在第一方向上交替且重复地形成在第一杂质区102上。

第一杂质区102可通过将碳或者一种或多种p型杂质(例如硼)掺杂在衬底100的上部中形成。

在一些示例实施例中，绝缘层110可在三个水平处形成，并且第一牺牲层120可在两个水平处形成，然而，本发明构思不限于此。通过参照图4描述的工艺形成的各个绝缘层110和各个第一牺牲层120可以堆叠的水平的数量比随后通过参照图7描述的工艺形成的各个绝缘层110和各个第一牺牲层120可以堆叠的水平的数量小得多。

最上方的一个绝缘层110可比分别位于较低水平的其他绝缘层110要厚。

绝缘层110和第一牺牲层120可通过化学气相沉积(cvd)工艺、等离子体增强的化学气相沉积(pecvd)工艺、原子层沉积(ald)工艺等形成。绝缘层110可包括诸如氧化物(例如，氧化硅)的绝缘材料，并且第一牺牲层120可包括诸如氮化物(例如，氮化硅)的不同绝缘材料。

参照图5和图6，可穿过绝缘层110和第一牺牲层120形成第二牺牲层130，以接触位于衬底100的上部的第一杂质区102。

光致抗蚀剂图案(未示出)可形成在最上方的一个绝缘层110上。可使用光致抗蚀剂图案作为蚀刻掩模来蚀刻绝缘层110和第一牺牲层120，以形成暴露第一杂质区102的上表面的第一下孔。第二牺牲层130可形成为分别填充第一下孔。

在一些示例实施例中，第一杂质区102可在蚀刻工艺中用作蚀刻停止层。第一杂质区102可包括掺有碳或者一种或多种p型杂质的硅，并因此，与包括硅的衬底100相比，第一杂质区102相对于分别包括氧化硅和氮化硅的绝缘层110和第一牺牲层120的蚀刻选择性可增大。在用于形成第一下孔的蚀刻工艺中，在衬底100上可不形成凹陷。也就是说，第一下孔可形成为具有均匀深度，并且填充第一下孔的第二牺牲层130可具有均匀厚度。

在一些示例实施例中，由于蚀刻工艺的一般特性，第一下孔中的每一个可具有从其顶部朝底部逐渐减小的宽度。因此，第一下孔中的每一个的侧壁可不是垂直的，而是可相对于衬底100的上表面是倾斜的。因此，填充第一下孔中的每一个的第二牺牲层130中的每一个也可具有倾斜侧壁。也就是说，第二牺牲层130中的每一个的上表面可在基本上平行于衬底100的上表面的水平方向上具有第一宽度w1，并且第二牺牲层130中的每一个的下表面可具有小于第一宽度w1的第二宽度w2。

在一些示例实施例中，多个第一下孔可在第二方向和第三方向上中的每一个上形成，以形成下孔阵列。对下孔阵列的描述可由将随后示出的对上孔阵列的描述替代。

第二牺牲层130可包括具有相对于绝缘层110和第一牺牲层120的蚀刻选择性的材料，例如，多晶硅。

参照图7，绝缘层110和第一牺牲层120可再次交替且重复地形成在第二牺牲层130以及先前在图5和图6中形成的最上方的一个绝缘层110上。

图7示出了绝缘层110分别在七个水平处形成，并且第一牺牲层120分别在六个水平处形成；然而，本发明构思不限于此。因此，绝缘层110和第一牺牲层120可分别在其它数量的水平处形成。

第二牺牲层130上的一个绝缘层110可与覆盖第二牺牲层130的侧壁的一个绝缘层110合并，并且相对于上方位于第三水平的一个绝缘层110可比位于其它水平的其它绝缘层110要厚，然而，本发明构思不限于此。

参照图8和图9，光致抗蚀剂图案(未示出)可形成在最上方的一个绝缘层110上，并且可使用光致抗蚀剂图案作为蚀刻掩模来蚀刻绝缘层110和第一牺牲层120，以形成分别暴露出第二牺牲层130的上表面的第一上孔140。

在一些示例实施例中，第一上孔140中的每一个可由于蚀刻工艺的一般特性而具有从其顶部朝底部逐渐减小的宽度。因此，第一上孔140中的每一个的侧壁可不是垂直的，而是可相对于衬底100的上表面是倾斜的。因此，第一上孔140中的每一个的顶部可在水平方向上具有第三宽度w3，并且与第二牺牲层130中的每一个的上表面相对应的第一上孔140中的每一个的底部可具有小于第三宽度w3的第四宽度w4。

在一些示例实施例中，第一上孔140中的每一个的顶部的第三宽度w3可小于第二牺牲层130中的每一个的上表面的第一宽度w1，并且可大于第二牺牲层130中的每一个的下表面的第二宽度w2。因此，与第二牺牲层130中的每一个的上表面相对应的第一上孔140的底部的第四宽度w4也可小于第一宽度w1。在一些示例实施例中，第一上孔140中的每一个的底部的第四宽度w4可小于第二牺牲层130中的每一个的下表面的第二宽度w2。

由于第二牺牲层130中的每一个的上表面的第一宽度w1可大于第一上孔140中的每一个的底部的第四宽度w4，因而第一上孔140中的每一个可容易地暴露出第二牺牲层130中的每一个的上表面。第一上孔140中的每一个可延伸穿过一定水平数的绝缘层110和第一牺牲层120，并因此可在其下部弯曲，并且第一上孔140中的每一个可由于未对准而不会准确地形成在第二牺牲层130中的每一个的上表面上。然而，第二牺牲层130中的每一个的上表面的第一宽度w1可较大，因此即使存在以上现象，第一上孔140中的每一个可容易地暴露出第二牺牲层130中的每一个的上表面。

第一上孔140可具有深度分布，以便所述多个第一上孔140中的每一个可暴露出第二牺牲层130中的每一个的上表面，并因此第一上孔140的底部在第二牺牲层130中可具有高度分布。图9示出了底部分别在第一高度h1和第二高度h2的第一上孔140。然而，随后可去除第二牺牲层130，并因此即使第一上孔140可具有深度分布，可形成在第一上孔140中的沟道的特性也可不会改变。

为了增大集成度，每单元区域中第一上孔140的数量可增大，以形成尽可能多的沟道。然而，如果沟道之间的距离减小太多，则在参照图16至图18描述的栅极置换工艺中，在可通过去除第一牺牲层120形成的间隙270(参照图16)中可不能良好地形成栅电极。

因此，可基于在沟道之间良好地形成栅电极的第一上孔140之间的最大距离来确定第一上孔140中的每一个的顶部的第三宽度w3。另外，与第一上孔中的每一个相对应的第二牺牲层130中的每一个的上表面的第一宽度w1可大于第三宽度w3，然而，第二牺牲层130中的每一个可具有倾斜侧壁，所述倾斜侧壁具有从其顶部朝底部在水平方向上减小的宽度，并因此第一牺牲层120可形成在以下高度：在所述高度处，第二牺牲层130中的每一个在水平方向上的宽度可等于或小于第三宽度w3，从而栅电极可良好地形成在间隙270中。

因此，在一些示例实施例中，第二牺牲层130的与第一牺牲层120中的相对于衬底100的上表面位于第二水平的一个第一牺牲层120的上表面相对应的一部分在水平方向上的宽度可等于或小于第一上孔140中的每一个的顶部的第三宽度w3。

多个第一上孔140可在第二方向和第三方向中的每一个上形成，并因此可限定上孔阵列。在一些示例实施例中，上孔阵列可包括：第一上孔列140a，其包括布置在第二方向上的第一上孔140；以及第二上孔列140b，其包括布置在第二方向上并且在第三方向上与第一上孔列140a间隔开的第一上孔140。包括在第一上孔列140a中的第一上孔140可布置为相对于包括在第二上孔列140b中的第一上孔140与第二方向或第三方向具有锐角。

第一上孔列140a和第二上孔列140b可交替且重复地排列在第三方向上。在一些示例实施例中，五个第一上孔列140a和四个第二上孔列140b可交替地排列在第三方向上，这样可形成一个上孔组。

下文中，可将一个上孔组中在第三方向上布置的四个上孔列按照这种次序分别称作第一上孔列140a、第二上孔列140b、第三上孔列140c和第四上孔列140d，可将上孔组中的在第三方向上位于中间位置的一个上孔列称作第五上孔列140e，并且可将上孔组中的在第三方向上布置的其它四个上孔列也按照这种次序分别称作第一上孔列140a、第二上孔列140b、第三上孔列140c和第四上孔列140d。在第三方向上布置的第一至第四上孔列140a、140b、140c和140d可限定上孔块。

参照图10，可去除通过第一上孔140暴露的第二牺牲层130，从而可再次形成第一下孔。

可通过去除先前穿过绝缘层110和第一牺牲层120形成的第二牺牲层130来形成第一下孔，从而第一下孔受限于第二牺牲层130的大小。

下文中，可将第一下孔和第一上孔140称作第一沟道孔142。第一沟道孔142可包括彼此连接的下部和上部，并且第一沟道孔142的下部和上部中的每一个可具有倾斜侧壁。

电荷存储结构层190和第三牺牲层200可顺序形成在第一沟道孔142的侧壁上、第一杂质区102的上表面上和最上方的一个绝缘层110的上表面上。

在一些示例实施例中，电荷存储结构层190可包括顺序堆叠的第一阻挡层160、电荷存储层170和隧道绝缘层180。例如，第一阻挡层160、电荷存储层170和隧道绝缘层180可分别包括氧化硅、氮化硅和氧化硅，并且第三牺牲层200可包括例如多晶硅。

参照图11，第一间隔件层(未示出)可形成在第三牺牲层200上，并且可被各向异性地蚀刻以在第一沟道孔142的侧壁上形成第一间隔件(未示出)。

可使用第一间隔件作为蚀刻掩模来顺序地蚀刻第三牺牲层200、隧道绝缘层180、电荷存储层170和第一阻挡层160，以在第一沟道孔142的侧壁和第一杂质区102上分别形成第三牺牲图案(未示出)、隧道绝缘图案185、电荷存储图案175和第一阻挡图案165，其具有其底部敞开的杯形。也可去除第一杂质区102的上部。隧道绝缘图案185、电荷存储图案175和第一阻挡图案165可形成电荷存储结构195。

在去除第一间隔件和第三牺牲图案之后，可在暴露的第一杂质区102、隧道绝缘图案185和最上方的一个绝缘层110上形成沟道层210。沟道层210可包括多晶硅或非晶硅。当沟道层210包括非晶硅时，可执行激光外延生长(leg)工艺或固相外延(spe)工艺，从而沟道层210可包括晶体硅。

参照图12，可在沟道层210上形成填充层以填充第一沟道孔142，并且可将填充层和沟道层210平面化，直至可暴露出最上方的一个绝缘层110为止，从而可形成填充第一沟道孔142的填充图案220，并且沟道层210可转变为沟道215。

因此，电荷存储结构195、沟道215和填充图案220可顺序堆叠在第一沟道孔142中的第一杂质区102上。

由于包括在第一沟道孔142中的第一上孔140限定第一至第五上孔列140a、140b、140c、140d和140e、上孔块、上孔组和上孔阵列，因此第一沟道孔142中的沟道215也可限定第一至第五沟道列215a、215b、215c、215d和215e(见图15)、沟道块、沟道组和沟道阵列。

具有中空圆柱形的沟道215、覆盖沟道215的外侧壁的电荷存储结构195和填充由沟道215的内侧壁限定的内部空间的填充图案可形成具有柱形的第一结构。

可去除第一结构的上部以形成沟槽，并且可形成焊盘230以填充所述沟槽。

在一些示例实施例中，焊盘230可包括掺有杂质的多晶硅或非晶硅，并且当焊盘230包括非晶硅时，还可执行结晶工艺。

下文中，可将第一结构和其上的焊盘230称作第二结构。

参照图13和图14，分隔层240可穿过位于较上水平的第一牺牲层120和绝缘层110形成。

可通过以下步骤形成分隔层240：在最上方的一个绝缘层110上形成蚀刻掩模(未示出)；使用所述蚀刻掩模来蚀刻第一牺牲层120和绝缘层110，以形成穿过其中的第一开口(未示出)；以及填充所述第一开口。在一些示例实施例中，第一开口可延伸至相对于上方位于第三水平的绝缘层110的一部分，然而，本发明构思不限于此。较上水平的第一牺牲层120可由分隔层240划分。

在一些示例实施例中，分隔层240可在第二方向上在一个沟道组中的两个沟道块之间延伸，并且可延伸穿过包括在第五沟道列215e中的沟道215的上部。

参照图15和图16，第一层间绝缘层250可形成在最上方的绝缘层110、焊盘230和分隔层240上，并且第二开口260可穿过第一层间绝缘层250、绝缘层110、第一牺牲层120和第一杂质区102形成，并且还可去除第一杂质区102下方的一部分衬底100。

在一些示例实施例中，第二开口260可在第二方向上在沟道组之间延伸，并且多个第二开口260可在第三方向上形成。也就是说，一个沟道组可在第三方向上布置在第二开口260中的邻近的第二开口260之间，并且沟道组可包括两个沟道块，所述沟道块各自包括第五沟道列215e在第三方向上的相对侧部中的每一个侧部处的四个沟道列。

随着可形成第二开口260，绝缘层110可转变为各自在第二方向上延伸的绝缘图案115，并且第一牺牲层120可转变为各自在第二方向上延伸的第一牺牲图案(未示出)。

可去除通过第二开口260暴露的第一牺牲图案以在各水平在绝缘图案115之间形成间隙270。第一阻挡图案165的一部分外侧壁可通过所述间隙270而暴露。

在一些示例实施例中，可通过使用包括磷酸和/或硫酸的蚀刻剂的湿蚀刻工艺来去除通过第二开口260暴露的第一牺牲图案。

参照图17，在可在第一阻挡图案165的外侧壁的暴露部分、间隙270的内壁、绝缘图案115的表面、衬底100的上表面和第一层间绝缘层250的上表面上形成第二阻挡层280之后，栅极势垒层290可形成在第二阻挡层280上，并且栅极导电层300可形成在栅极势垒层290上以填充间隙270的其余部分。

如上所示，第二结构可彼此间隔开合适的距离，并因此栅极导电层300甚至在第二结构之间也可良好地填充间隙270。也就是说，第二结构中的每一个可包括下部和上部，并且间隙270可仅形成在其宽度小于第三宽度w3(其可为第二结构的上部的最大宽度)的第二结构的下部的区域。当第二结构中的每一个包括等于或小于第三宽度w3的宽度时，间隙270可被栅极导电层300良好地填充；并因此，较下水平处的栅极导电层300可形成为其中不具有空隙。

在一些示例实施例中，第二阻挡层280可包括金属氧化物，例如氧化铝、氧化铪、氧化锆等，栅极势垒层可包括金属氮化物，例如氮化钛、氮化钽等，并且栅极导电层300可包括低电阻金属，例如钨、钛、钽等。

参照图18，可部分地去除栅极导电层300和栅极势垒层290，以在间隙270中分别形成栅极导电图案和栅极势垒图案，这样可形成栅电极。在一些示例实施例中，可通过湿蚀刻工艺去除栅极导电层300和栅极势垒层290，并因此栅电极可部分地填充间隙270。

栅电极可在第二方向上延伸，并且多个栅电极可在第三方向上形成。因此，各自在第二方向上延伸的栅电极可通过第二开口260彼此间隔开。

在一些示例实施例中，栅电极可在第一方向上分别形成在彼此间隔开的多个水平处，并且可形成栅电极结构。栅电极结构可包括顺序堆叠的至少一个第一栅电极332、多个第二栅电极334和至少一个第三栅电极336。在其处形成第一至第三栅电极332、334和336中的每一个的水平的数量可改变。

图18示出了分别位于两个水平处的两个第一栅电极332，分别位于四个水平处的四个第二栅电极334和分别位于两个水平处的两个第三栅电极336；然而，本发明构思不限于此。例如，第二栅电极334可分别形成在许多个水平处。

在一些示例实施例中，第一栅电极332可用作地选择线(gsl)，第二栅电极334可用作字线，并且第三栅电极336可用作串选择线(ssl)。邻近第一栅电极332和/或第三栅电极336的一些第二栅电极334可用作虚设字线。

参照图19，可通过随着部分地去除栅极导电层300和栅极势垒层290而暴露的一部分第二阻挡层280来将杂质植入衬底100的上部中，从而可形成第二杂质区104。在一些示例实施例中，杂质可包括n型杂质，例如磷、砷等。

第二间隔件层可形成在第二阻挡层280上，并且可各向异性地被蚀刻以在第二开口260的侧壁上形成第二间隔件340，并因此可暴露第二杂质区104上的一部分第二阻挡层280。

可使用第二间隔件340作为蚀刻掩模来蚀刻第二阻挡层280，并且也可去除第一层间绝缘层250上的一部分第二阻挡层280。也可部分地去除衬底100的上部的第二杂质区104的上部。

导电层可形成在第二杂质区104的上表面、第二间隔件340和第一层间绝缘层250上，并且可被平面化，直至可暴露出第一层间绝缘层250的上表面为止，以形成csl350。

在一些示例实施例中，csl350可在第一方向上延伸，并且也在第二方向上延伸。csl350的下表面可被第二杂质区104覆盖。

再参照图1至图3，第二层间绝缘层360可形成在第一层间绝缘层250、csl350、第二间隔件340和第二阻挡层280上，并且接触插塞370可穿过第一层间绝缘层250和第二层间绝缘层360形成，以接触焊盘230的上表面。第三层间绝缘层380可形成在第二层间绝缘层360和接触插塞370上，并且位线390可穿过第三层间绝缘层380而形成，以接触接触插塞370的上表面。

在一些示例实施例中，位线390可在第三方向上延伸，并且可在第二方向上形成多条位线390。

可通过以上工艺来制造竖直存储器装置。

如上所示，在衬底100的上部形成第一杂质区102之后，绝缘层110和第一牺牲层120可在若干个水平处交替且重复地形成，并且第一下孔可穿过绝缘层110和第一牺牲层120而形成以暴露出第一杂质区102。第一杂质区102可用作蚀刻停止层，并因此第一下孔可具有均匀的深度，并因此在衬底100上可不形成凹陷。

在形成第二牺牲层130以分别填充第一下孔之后，绝缘层110和第一牺牲层120可在多个水平处交替且重复地形成，并且第一上孔140可穿过绝缘层110和第一牺牲层120形成。第二牺牲层130中的每一个的上表面可具有大于第三宽度w3的第一宽度w1(其可为第一上孔140中的每一个的最大宽度)；并因此，即使在第一上孔140中可出现弯曲或未对准，第一上孔140中的每一个也可暴露出第二牺牲层130中的每一个。

可去除第二牺牲层130以在包括第一下孔和第一上孔140的第一沟道孔142中形成电荷存储结构195和沟道215，并因此，即使第一上孔140具有深度分布，电荷存储结构195和沟道215的特性也可不变差。

图20是示出根据一些示例实施例的竖直存储器装置的截面图。图20是沿着图1的线a-a'截取的截面图。

除第一栅电极和第二栅电极之外，该竖直存储器装置可与图1至图3的基本相同。因此，相同的标号指代相同元件，并且本文省略对其的详细描述。

参照图20，竖直存储器装置的栅电极结构中的第一栅电极332可相对于衬底100的上表面形成在最下水平，并且第二栅电极334相对于衬底100的上表面形成在第二水平。

也就是说，在参照图1至图3描述的竖直存储器装置中，用作gsl的第一栅电极332可相对于衬底100的上表面形成在两个水平处；然而，在参照图20描述的竖直存储器装置中，用作gsl的第一栅电极332可仅形成在一个水平处，例如，相对于衬底100的上表面的最下水平。第二栅电极334中的直接在第一栅电极332的水平的上方水平处的一个第二栅电极334可用作虚设字线。

图21是示出根据一些示例实施例的竖直存储器装置的截面图。图21是沿着图1的线a-a'截取的截面图。

除了第二结构的形状以外，该竖直存储器装置可与图1至图3的基本相同。因此，相同标号指代相同元件，并且本文省略对其的详细描述。

参照图21，竖直存储器装置的第二结构可包括顺序堆叠在衬底100上的第一部分、第二部分、第三部分和第四部分。

在一些示例实施例中，第二结构的第一部分和第三部分的上表面可具有彼此基本相同的宽度，并且第二结构的第一部分和第三部分的下表面可具有彼此基本相同的宽度。另外，第二结构的第二部分和第四部分的上表面可具有基本彼此相同的宽度，并且第二结构的第二部分和第四部分的下表面可具有基本彼此相同的宽度。

在一些示例实施例中，第二结构的第一部分和第二部分可具有与参照图1至图3描述的第二结构的下部和上部的形状基本相同的形状。另外，第二结构的第三部分和第四部分可具有与参照图1至图3描述的第二结构的下部和上部的形状基本相同的形状。

也就是说，图21的第二结构可与包括顺序堆叠的图2的多个第二结构的堆叠结构相似。然而，第一栅电极332可形成在与第二结构的第一部分相对应的高度，第二栅电极334可形成在与第二结构的第二部分和第三部分以及第四部分的下部相对应的高度，并且第三栅电极336可形成在与第二结构的第四部分的上部相对应的高度。

在附图中，第二结构包括顺序堆叠的第一部分至第四部分，然而，本发明构思不限于此，并且第二结构可包括多个部分，例如，顺序堆叠的偶数个部分。

图22至图25是示出根据一些示例实施例的制造竖直存储器装置的方法的截面图。该方法可与参照图4至图19描述的方法基本相同或相似，并因此本文省略对其的详细描述。

参照图22，可执行与参照图4至图9描述的那些基本相同或相似的工艺。

然而，可仅在需要形成绝缘层110和第一牺牲层120的所有水平中的一些水平处的第二牺牲层130上形成绝缘层110和第一牺牲层120，并且可在延伸穿过绝缘层110和第一牺牲层120的第一上孔140中形成第四牺牲层150，以暴露出第二牺牲层130的上表面。

第四牺牲层150可包括例如多晶硅，并因此可与下方的第二牺牲层130合并。

参照图23，可再次执行与参照图4至图9描述的那些基本相同或相似的工艺。

也就是说，绝缘层110和第一牺牲层120可在第四牺牲层150上分别在若干个水平(例如，三个水平和两个水平)处形成，并且第五牺牲层135可穿过绝缘层110和第一牺牲层120而形成以分别接触第四牺牲层150的上表面。绝缘层110和第一牺牲层120可在在第五牺牲层135上在其他水平处形成，并且第二上孔144可穿过绝缘层110和第一牺牲层120而形成以分别暴露出第五牺牲层135的上表面。

在一些示例实施例中，第五牺牲层135中的每一个可具有与第二牺牲层130中的每一个的大小和形状基本相同或相似的大小和形状，并且与第五牺牲层135中的每一个的上表面相对应的、第二上孔144中的每一个的顶部的宽度和第二上孔144中的每一个的底部的宽度可与和第二牺牲层130中的每一个的上表面相对应的、第四牺牲层150中的每一个的上表面的宽度和第四牺牲层150中的每一个的底部的宽度基本相同或相似。因此，第二上孔144中的每一个可形成为容易暴露第五牺牲层135中的每一个的上表面。

参照图24，可去除通过第二上孔144暴露的第五牺牲层135以及其下方的第二牺牲层130和第四牺牲层150，从而可在衬底100的上部形成暴露出第一杂质区102的第二沟道孔146。

参照图25，可执行与参照图10至图12描述的那些基本相同或相似的工艺。

再参照图21，可执行与参照图13至图19和图1至图3描述的那些基本相同或相似的工艺，以完成竖直存储器装置的制造。

如上所示，在形成第二牺牲层130之后，取代于在期望数量的层处形成绝缘层110和第一牺牲层120以及形成穿过其的上沟道孔，可仅在较下水平处形成绝缘层110和第一牺牲层120中的一些，并且可穿过其来形成上沟道孔。因此，可由于穿过许多个水平的形成而发生的上沟道孔的弯曲现象可减轻。另外，可以将用于形成绝缘层110和第一牺牲层120以及形成上沟道孔的工艺划分为多个数量的工艺，并因此可在经划分的工艺之间校正在所述工艺期间产生的未对准和位置偏移。

本发明构思不限于参照图22至图24描述的工艺数量，并且当堆叠的绝缘层110和第一牺牲层120的数量大时，可以将牺牲层和上沟道孔的形成划分为更多数量的形成。

图26是示出根据一些示例实施例的竖直存储器装置的截面图。图26是沿着图1的线a-a'截取的截面图。

除了第二结构的形状，该竖直存储器装置可与图1至图3的基本相同。因此，相同的标号指代相同元件，并且本文省略对其的详细描述。

参照图26，竖直存储器装置还可包括位于衬底100的上部的第一杂质区102上的半导体图案400，并且第二结构可形成在半导体图案400上，所述第二结构包括具有沟道215、电荷存储结构195和填充图案220的第一结构和焊盘230。

半导体图案400可用作第一栅电极332的沟道，并因此半导体图案400和沟道215可分别被称作下沟道和上沟道。

半导体图案400的上表面的第五宽度w5(其可为半导体图案400的最大宽度)可大于第二结构的上表面的第七宽度w7。另外，与半导体图案400的上表面相对应的第二结构的底部的第八宽度w8可小于半导体图案400的上表面的第五宽度w5。半导体图案400的下表面的第六宽度w6可小于半导体图案400的上表面的第五宽度w5。

第二结构的下表面可具有高度分布，然而，其可位于绝缘图案115中的与半导体图案400的上表面相对应的一个绝缘图案115的下表面与上表面之间。因此，晶体管的特性可由于高度分布而不变差。在图26中，第二结构包括分别具有第五高度h5和第六高度h6的下表面。

图27至图28是示出根据一些示例实施例的制造竖直存储器装置的方法的截面图。该方法可包括与参照图4至图19描述的工艺基本相同或相似的工艺，并因此本文省略对其的详细描述。

参照图27，可执行与参照图4至图6描述的工艺基本相同或相似的工艺。

然而，在第一下孔中的每一个中不形成第二牺牲层130，而是可在其中形成半导体图案400。

可利用通过第一下孔暴露的衬底100的上表面作为种子以在第一下孔中的每一个中形成半导体图案400来执行选择性外延生长(seg)工艺。因此，半导体图案400可根据衬底100的材料而包括单晶硅或单晶锗。在一些实施例中，n型或p型杂质可植入半导体图案400中。

在一些示例实施例中，半导体图案400可形成为使得半导体图案400的上表面可位于最上方的一个绝缘层110的下表面与上表面之间。半导体图案400的上表面可具有高度分布，然而，高度分布可能不太大。

当通过蚀刻工艺形成第一下孔时，第一杂质区102可用作蚀刻停止层，从而可不在衬底100上形成凹陷，并且第一下孔可具有均匀的深度。另外，绝缘层110和第一牺牲层120的数量可能不太高，并因此延伸穿过绝缘层110和第一牺牲层120的半导体图案400的上表面的高度可彼此基本相同或相似。在附图中，半导体图案400包括分别具有可基本上彼此相同的第三高度h3和第四高度h4的上表面。

然而，可不形成第一杂质区102，并且在这种情况下，半导体图案400的上表面的高度分布可增大。

参照图28，可执行与参照图7至图9描述的工艺基本相同或相似的工艺。

然而，第一上孔140可分别暴露出半导体图案400的上表面。

在一些示例实施例中，半导体图案400的上表面的第五宽度w5(可为半导体图案400的最大宽度)可大于第一上孔140的顶部的第七宽度w7。另外，与半导体图案400的上表面相对应的第一上孔140的底部的第八宽度w8可小于半导体图案400的上表面的第五宽度w5。半导体图案400的下表面的第六宽度w6可小于半导体图案400的上表面的第五宽度w5。

第一上孔140的下表面可具有高度分布，然而，其可位于绝缘层110中的与半导体图案400的上表面相对应的一个绝缘层110的下表面与上表面之间。因此，晶体管的特性可由于高度分布而不变差。在附图中，第一上孔140包括分别具有第五高度h5和第六高度h6的下表面。

参照图28，可执行与参照图10至图19和图1至图3描述的那些基本相同或相似的工艺，以完成半导体装置的制造。

图29是示出根据一些示例实施例的竖直存储器装置的截面图。图29是沿着图1的线a-a'截取的截面图。

该竖直存储器装置是将图21的竖直存储器装置的至少一些概念应用于图26的竖直存储器装置中的结果。

参照图29，竖直存储器装置可包括半导体图案400上的第二结构，并且第二结构可包括在第一方向上顺序堆叠的第二部分、第三部分和第四部分。

也就是说，图21的第二结构的第一部分可由半导体图案400代替。

虽然已经具体示出和描述了一些示例实施例，但是本领域普通技术人员应该理解，在不脱离权利要求的精神和范围的情况下，可在所述示例实施例中做出形式和细节上的改变。