内埋式芯片封装及其制作方法与叠层封装结构与流程

本发明涉及一种芯片封装及其制作方法与叠层封装结构，尤其涉及一种内埋式芯片封装及其制作方法与叠层封装结构。

背景技术：

目前的芯片封装的方式皆需要先有一层封装胶层来保护芯片，之后再继续增层其他线路或是朝二维的方向做封装。然后，此时的堆叠以及组装往往会造成较大的翘曲，进而影响封装的良率以及后续的可靠度。

技术实现要素：

本发明提供一种内埋式芯片封装，具有较佳的封装良率及可靠度。

本发明提供一种叠层封装结构，具有可增加堆叠结构和线路的好处。

本发明提供一种内埋式芯片封装的制作方法，以制作上述的内埋式芯片封装，可改善增层线路或封装所产生的翘曲问题。

本发明的内埋式芯片封装包括线路板、芯片、介电材料层以及增层线路结构。线路板包括玻璃基板以及至少一导电通孔。玻璃基板具有第一表面、与第一表面相对的第二表面以及贯穿玻璃基板的穿槽。导电通孔贯穿玻璃基板。芯片配置于穿槽内。介电材料层填充于穿槽内，且包覆芯片。增层线路结构配置于线路板上。增层线路结构与导电通孔电性连接。芯片的下表面暴露于介电材料层外。

在本发明的一实施例中，上述的芯片的下表面与玻璃基板的第二表面齐平。

在本发明的一实施例中，上述的增层线路结构包括第一线路层、第一介电层、第二线路层以及至少一第一导通孔。第一介电层覆盖第一线路层。第二线路层与第一线路层分别位于第一介电层的相对两侧。第一导通孔贯穿第一介电层，以电性连接第一线路层与第二线路层。

在本发明的一实施例中，上述的增层线路结构配置于玻璃基板的第一表面。内埋式芯片封装还包括图案化导电层以及锡球或铜柱。图案化导电层配置于玻璃基板的第二表面，以使增层线路结构与图案化导电层分别位于玻璃基板的相对两侧。锡球或铜柱配置于图案化导电层上，以使锡球或铜柱与线路板分别位于图案化导电层的相对两侧。

在本发明的一实施例中，上述的芯片的下表面为主动表面。主动表面朝向图案化导电层且与图案化导电层电性连接。

在本发明的一实施例中，上述的增层线路结构通过导电通孔与图案化导电层电性连接。

在本发明的一实施例中，上述的增层线路结构配置于玻璃基板的第二表面。内埋式芯片封装还包括锡球或铜柱。锡球或铜柱配置于增层线路结构上，以使锡球或铜柱与线路板分别位于增层线路结构的相对两侧。

在本发明的一实施例中，上述的芯片的下表面为主动表面。主动表面朝向增层线路结构且与增层线路结构电性连接。

在本发明的一实施例中，上述的穿槽连接玻璃基板的第一表面与第二表面。

本发明的叠层封装结构包括电路板、至少一上述内埋式芯片封装(增层线路结构配置于玻璃基板的第一表面)(以下简称为第一内埋式芯片封装)以及上述内埋式芯片封装(增层线路结构配置于玻璃基板的第二表面)(以下简称为第二内埋式芯片封装)。第一内埋式芯片封装配置于电路板上。第二内埋式芯片封装配置于第一内埋式芯片封装上。其中，第二内埋式芯片封装与电路板分别位于第一内埋式芯片封装的相对两侧。

在本发明的一实施例中，第二内埋式芯片封装的锡球或铜柱与第一内埋式芯片封装的增层线路结构电性连接。第一内埋式芯片封装的的锡球或铜柱与电路板电性连接。

本发明的内埋式芯片封装的制作方法包括以下步骤。首先，提供载体以及位于载体上的离型层。接着，配置芯片于离型层上。配置线路板于离型层上。其中，线路板包括玻璃基板以及至少一导电通孔。玻璃基板具有第一表面、与第一表面相对的第二表面以及贯穿玻璃基板的穿槽。导电通孔贯穿玻璃基板。在将芯片与线路板配置于离型层上，且使芯片嵌入于穿槽内之后，形成介电材料层于离型层上。其中，介电材料层填充于穿槽内且包覆芯片。然后，移除离型层及载体，以使芯片的下表面暴露于介电材料层外。在移除离型层及载体之后，形成增层线路结构于线路板上，以使增层线路结构与导电通孔电性连接。

在本发明的一实施例中，上述的增层线路结构配置于玻璃基板的第一表面。内埋式芯片封装的制作方法还包括以下步骤。形成图案化导电层于玻璃基板的第二表面，以使增层线路结构与图案化导电层分别位于玻璃基板的相对两侧。形成锡球或铜柱于图案化导电层上，以使锡球或铜柱与线路板分别位于图案化导电层的相对两侧。

在本发明的一实施例中，上述的增层线路结构配置于玻璃基板的第二表面。内埋式芯片封装的制作方法还包括以下步骤。形成锡球或铜柱于增层线路结构上，以使锡球或铜柱与线路板分别位于增层线路结构的相对两侧。

基于上述，在本发明的内埋式芯片封装及其制作方法与叠层封装结构中，内埋式芯片封装包括线路板、芯片、介电材料层以及增层线路结构。其中，线路板包括玻璃基板以及导电通孔，玻璃基板具有贯穿玻璃基板的穿槽。接着，将芯片配置于穿槽内，介电材料层填充于穿槽内，并将增层线路结构配置于线路板上。藉此设计，使得本发明的内埋式芯片封装的制作方法可改善增层线路或封装所产生的翘曲问题，使得本发明的内埋式芯片封装具有较佳的封装良率及可靠度，且使得本发明的叠层封装结构具有可增加堆叠结构和线路的好处。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1a至图1f示出为本发明一实施例的一种内埋式芯片封装的制作方法的剖面示意图。

图1g示出为图1f的内埋式芯片封装的仰视示意图。

图1h示出为本发明另一实施例的一种内埋式芯片封装的剖面示意图。

图2a至图2b示出为本发明另一实施例的一种内埋式芯片封装的制作方法的剖面示意图。

图2c示出为本发明另一实施例的一种内埋式芯片封装的剖面示意图。

图3a至图3b示出为本发明多种实施例的并列式封装结构的剖面示意图。

图4a至图4b示出为本发明多种实施例的叠层封装结构的剖面示意图。

【符号说明】

10、10a：并列式封装结构

10b、10c：叠层封装结构

100、100a、100b、100c：内埋式芯片封装

110：载体

112：离型层

120：芯片

121：下表面

122：主动表面

130：线路板

131：玻璃基板

132：第一表面

133：第二表面

134：穿槽

135：导电通孔

140：介电材料层

150、150b：增层线路结构

151：第一线路层

152：第一介电层

153：第二线路层

154：第一导通孔

155：第二介电层

156：第二导通孔

160：图案化导电层

170、170a：锡球

172、172a：铜柱

200、200a、200b、200c：电路板

具体实施方式

有关本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的各实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本发明。

各实施例的详细说明中，“第一”、“第二”、“第三”、“第四”等术语可以用于描述不同的元素。这些术语仅用于将元素彼此区分，但在结构中，这些元素不应被这些术语限制。例如，第一元素可以被称为第二元素，并且，类似地，第二元素可以被称为第一元素而不背离本发明构思的保护范围。另外，在制造方法中，除了特定的制造流程，这些元件或构件的形成顺续也不应被这些术语限制。例如，第一元素可以在第二元素之前形成。或是，第一元素可以在第二元素之后形成。亦或是，第一元素与第二元素可以在相同的制造或步骤中形成。

并且，附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的附图标号表示相同或相似的元件，以下段落将不再一一赘述。

图1a至图1f示出为本发明一实施例的一种内埋式芯片封装的制作方法的剖面示意图。图1g示出为图1f的内埋式芯片封装的仰视示意图。为了清楚示出及方便说明，图1g中省略示出图案化导电层160以及锡球170。

请参照图1a，先提供一载体110以及配置于载体110上的离型层112，接着将配置芯片120于离型层112上。在本实施例中，载体110可以为金属基板、硅基板、玻璃基板、陶瓷基板或其他可用于支撑的适宜载板。离型层112可由聚合物系材料形成，所述聚合物系材料可与载体110一起在后续步骤中被移除。在一些实施例中，离型层112是会在受热时失去其粘着特性的环氧树脂系热释放材料，例如光热转换(light-to-heat-conversion，lthc)释放涂层。在其他实施例中，离型层112可为在被暴露至紫外光时失去其粘着特性的紫外光(ultra-violet，uv)胶。离型层112可作为液体进行分配并进行固化，离型层112可为被叠层到载体110上的叠层体膜(laminatefilm)，或可为其他形式。

请参照图1b，将线路板130配置于离型层112上。在本实施例中，线路板130包括玻璃基板131以及至少一导电通孔135。其中，玻璃基板131具有第一表面132、与第一表面132相对的第二表面133以及贯穿玻璃基板131的穿槽(throughhole)134。在一些实施例中，穿槽134连接玻璃基板131的第一表面132与第二表面133。

接着，可利用以下步骤形成导电通孔135，但不以此为限。首先，以激光或机械加工的方法对玻璃基板131进行钻孔，以形成贯穿玻璃基板131的通孔。其中，通孔连接第一表面132与第二表面133。然后，在通孔内形成晶种层(未示出)，并以电镀的方式形成导电材料(未示出)于通孔内，进而形成贯穿玻璃基板131的导电通孔135。此处，导电材料可为金属或金属合金，例如铜、钛、钨、铝等或其组合。

需要说明的是，虽然在本实施例中是先将芯片120配置于离型层112上，再将线路板130配置于离型层112上，且将线路板130的穿槽134对准芯片120，以使芯片120嵌入于线路板130的穿槽134内，但不以此为限。也就是说，在其他实施例中，也可以是先将线路板130配置于离型层112上，再将芯片120配置于离型层112上，且使芯片120嵌入于线路板130的穿槽134内。

此外，在本实施例中，线路板130的厚度与芯片120的厚度可以相同也可以不同，于本发明中并不加以限制。另外，虽然在本实施例中并不对穿槽134以及芯片120的尺寸加以限制，但需注意的是，线路板130的穿槽134的截面积需大于芯片120的截面积，以使芯片120适宜嵌入于线路板130的穿槽134内。

接着，请参照图1c，在将芯片120与线路板130配置于离型层112上，且使芯片120嵌入于穿槽134内之后，形成介电材料层140于离型层112上，以使介电材料层140填充于穿槽134内并包覆芯片120。在本实施例中，例如可以将树脂(如：环氧树脂(epoxy))、硅烷(如：六甲基二硅氧烷(hexamethyldisiloxane；hmdsn)、四乙氧基硅烷(tetraethoxysilane；teos)、双二甲基胺二甲基硅氮烷(bis(dimethylamino)dimethylsilane；bdmadms))或其他适宜的介电材料，涂布于离型层112上并加以固化，以形成介电材料层140。因此，介电材料层140可以填充于穿槽134内，并位于芯片120与线路板130之间，以使芯片120与线路板130之间具有良好的缓冲。

请参照图1d，在形成介电材料层140之后，移除离型层112及载体110，以使芯片120的下表面121暴露于介电材料层140外。在一些实施例中，芯片120的下表面121暴露于线路板130的穿槽134外。此外，由于线路板130与芯片120皆是置于离型层112上且与离型层112接触，因此，芯片120的下表面121可与玻璃基板131的第二表面133齐平。

请参照图1e，在移除离型层112及载体110之后，形成增层线路结构150于线路板130上，并形成图案化导电层160于线路板130上。其中，增层线路结构150可与导电通孔135电性连接，图案化导电层160可与导电通孔135电性连接，且图案化导电层160可与芯片120电性连接。因此，增层线路结构150可通过导电通孔135与图案化导电层160电性连接。具体来说，增层线路结构150包括第一线路层151、第一介电层152、第二线路层153以及至少一第一导通孔154。第一线路层151覆盖玻璃基板131的第一表面132，第一介电层152覆盖第一线路层151以及玻璃基板131的第一表面132。第一导通孔154贯穿第一介电层152，以电性连接第一线路层151与第二线路层153。其中，第二线路层153与第一线路层151分别位于第一介电层152的相对两侧。

此外，在本实施例中，由于增层线路结构150形成于玻璃基板131的第一表面132，图案化导电层160形成于玻璃基板131的第二表面133，使得增层线路结构150与图案化导电层160分别位于玻璃基板131的相对两侧。

另外，在本实施例中，芯片120的下表面121可作为主动表面122。其中，主动表面122朝向图案化导电层160，且主动表面122可与图案化导电层160电性连接。

接着，为了使本实施例的内埋式芯片封装100与其外部进行电性连接，可在图案化导电层160上形成导电连接件。在本实施例中，导电连接件可例如是锡球170，但不以此为限。请参照图1f，形成锡球170于图案化导电层160上，以使锡球170与线路板130分别位于图案化导电层160的相对两侧。此时，大致上已制作完成本实施例的内埋式芯片封装100。

此外，请参照图1g，在本实施例中，穿槽134的形状可为圆形，但不以此为限。也就是说，在其他实施例中，穿槽的形状也可以是方形或其他适合的形状，只要能使芯片能够嵌入于线路板的穿槽内即可。

简言之，本实施例的内埋式芯片封装100包括线路板130、芯片120、介电材料层140以及增层线路结构150。线路板130包括玻璃基板131以及至少一导电通孔135。玻璃基板131具有第一表面132、与第一表面132相对的第二表面133以及贯穿玻璃基板131的穿槽134。导电通孔135贯穿玻璃基板131。芯片120配置于穿槽134内。介电材料层140填充于穿槽134内，且包覆芯片120。增层线路结构150配置于线路板130上。增层线路结构150与导电通孔135电性连接。芯片120的下表面121暴露于介电材料层140外。藉此设计，使得本实施例的内埋式芯片封装100的制作方法可改善增层线路结构150或封装所产生的翘曲问题，并使得本实施例的内埋式芯片封装100具有较佳的封装良率及可靠度。

以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。

图1h示出为本发明另一实施例的一种内埋式芯片封装的剖面示意图。请同时参考图1f与图1h，本实施例的内埋式芯片封装100a与图1f中的内埋式芯片封装100相似，惟二者主要差异之处在于：本实施例的内埋式芯片封装100a的导电连接件为铜柱172，且增层线路结构150a还包括第二介电层155以及第二导通孔156。具体来说，在本实施例的内埋式芯片封装100a的制作方法中，先参照图1a至图1d的步骤进行制作之后，再接着参照图1h，形成增层线路结构150a于线路板130上，并形成图案化导电层160于线路板130上。其中，增层线路结构150a还包括第二介电层155以及第二导通孔156。第二介电层155覆盖第二线路层153以及第一介电层152。第二导通孔156贯穿第二介电层155，以电性连接第二线路层153。然后，再接着参照图1h，形成铜柱172于图案化导电层160上，以使铜柱172与线路板130分别位于图案化导电层160的相对两侧。

图2a至图2b示出为本发明另一实施例的一种内埋式芯片封装的制作方法的剖面示意图。图2a至图2b所示的实施例与图1a至图1f所示的实施例的差异在于：本实施例的内埋式芯片封装100b的增层线路结构150b的位置、主动表面122与增层线路结构150b的相对关系。此外，本实施例的内埋式芯片封装100b还不包括图案化导电层。

具体来说，在本实施例的内埋式芯片封装100b的制作方法中，先参照图1a至图1d的步骤进行制作之后，再接着参照图2a，形成增层线路结构150b于线路板130上。此时，将增层线路结构150b配置于玻璃基板131的第二表面133，且增层线路结构150b可与导电通孔135电性连接。在本实施例中，芯片120的下表面121可为主动表面122。其中，主动表面122朝向增层线路结构150b，且主动表面122可与增层线路结构150b电性连接。

然后，参照图2b，形成锡球170a于增层线路结构150b上，以使锡球170a与线路板130分别位于增层线路结构150b的相对两侧。此时，大致上已制作完成本实施例的内埋式芯片封装100b。

虽然在图2b中是形成锡球170a于增层线路结构150b上，但不以此为限。也就是说，在其他实施例中，如图2c所示，也可形成铜柱172a于增层线路结构150b上，以制作完成另一实施例的内埋式芯片封装100c。

图3a至图3b示出为本发明多种实施例的并列式封装(side-by-sidepackage)结构的剖面示意图。所述并列式封装结构，是将上述制作完成的内埋式芯片封装100或内埋式芯片封装100a，以并列的方式配置于电路板200、200a上。请参照图3a，在本实施例的并列式封装结构10中，示意地将2个内埋式芯片封装100配置于电路板200上。其中，2个内埋式芯片封装100可通过其锡球170与电路板200电性连接。请参照图3b，在本实施例的并列式封装结构10a中，示意地将2个内埋式芯片封装100a配置于电路板200a上。其中，2个内埋式芯片封装100a皆可通过其铜柱172与电路板200a电性连接。

需要说明的是，虽然图3a(或图3b)示意地将2个内埋式芯片封装100(或内埋式芯片封装100a)配置于电路板200(或电路板200a)上，但本发明并不对并列式封装结构中的内埋式芯片封装100(或内埋式芯片封装100a)的数量加以限制。也就是说，在其他未示出的实施例中，也可以将2个以上的内埋式芯片封装100(或内埋式芯片封装100a)配置于电路板200(或电路板200a)上，以形成不同的并列式封装结构。

图4a至图4b示出为本发明多种实施例的叠层封装(packageonpackage)结构的剖面示意图。所述叠层封装结构，是将上述制作完成的内埋式芯片封装100、内埋式芯片封装100a、内埋式芯片封装100b、内埋式芯片封装100c或其组合，以叠层的方式配置于电路板200b、200c上。请参照图4a，在本实施例的叠层封装结构10b中，示意地将1个内埋式芯片封装100配置于电路板200b上，并将1个内埋式芯片封装100b配置于内埋式芯片封装100上。其中，内埋式芯片封装100b与电路板200b分别位于内埋式芯片封装100的相对两侧。此外，内埋式芯片封装100b的锡球170a可与内埋式芯片封装100的增层线路结构150电性连接。内埋式芯片封装100的锡球170与电路板200b电性连接。

请参照图4b，在本实施例的叠层封装结构10c中，示意地将1个内埋式芯片封装100a配置于电路板200c上，并将1个内埋式芯片封装100c配置于内埋式芯片封装100a上。其中，内埋式芯片封装100c与电路板200c分别位于内埋式芯片封装100a的相对两侧。此外，内埋式芯片封装100c的铜柱172a可与内埋式芯片封装100a的增层线路结构150a电性连接。内埋式芯片封装100a的铜柱172可与电路板200c电性连接。

需要说明的是，虽然图4a(或图4b)示意地将1个内埋式芯片封装100(或内埋式芯片封装100a)配置于内埋式芯片封装100b(或内埋式芯片封装100c)与电路板200b(或电路板200c)之间，但本发明并不对叠层封装结构中的内埋式芯片封装100(或内埋式芯片封装100a)的数量加以限制。也就是说，在其他未示出的实施例中，也可以将1个以上的内埋式芯片封装100(或内埋式芯片封装100a)配置于内埋式芯片封装100b(或内埋式芯片封装100c)与电路板200b(或电路板200c)之间，以形成具有多个叠层的叠层封装结构。换言之，本实施例的叠层封装结构10b、10c具有可增加堆叠结构和线路的好处。

综上所述，在本发明的内埋式芯片封装及其制作方法与叠层封装结构中，内埋式芯片封装包括线路板、芯片、介电材料层以及增层线路结构。其中，线路板包括玻璃基板以及导电通孔，玻璃基板具有贯穿玻璃基板的穿槽。接着，将芯片配置于穿槽内，介电材料层填充于穿槽内，并将增层线路结构配置于线路板上。藉此设计，使得本发明的内埋式芯片封装的制作方法可改善增层线路或封装所产生的翘曲问题，使得本发明的内埋式芯片封装具有较佳的封装良率及可靠度，且使得本发明的叠层封装结构具有可增加堆叠结构和线路的好处。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。