半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在ic芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(fet)的器件，然后在集成电路制造后段制程(backendofline，beol)中形成互连结构。

正如摩尔定律所预测的，半导体衬底尺寸的不断缩小，以及为了提高器件的性能在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对电路连接的可靠性影响很大，严重时会影响半导体器件的正常工作。

技术实现要素：

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括：第一导电层以及位于所述第一导电层上的介电层；形成位于所述介电层内并露出所述第一导电层的沟槽；形成保形覆盖所述沟槽的阻挡层；在所述阻挡层上保形覆盖粘附层；在所述粘附层上保形覆盖衬里层；形成所述衬里层后，在所述沟槽内形成第二导电层。

可选的，所述粘附层的材料为ru或w。

可选的，所述粘附层的厚度为10埃米至20埃米。

可选的，采用原子层沉积工艺或者物理气相沉积工艺形成所述粘附层。

可选的，采用物理气相沉积工艺形成阻挡层。

可选的，所述阻挡层的材料为tan、ta、ti、tin、zrn和zrtin中的一种或多种。

可选的，所述阻挡层的厚度为10埃米至40埃米。

可选的，所述衬里层的材料包括co、al、w和ti中的一种或多种。

可选的，采用化学气相沉积工艺形成衬里层。

可选的，所述衬里层的厚度为10埃米至40埃米。

可选的，所述第二导电层的材料包括cu、al或co。

可选的，形成第二导电层的步骤包括：形成保形覆盖所述衬里层的种子层；向形成有所述种子层的所述沟槽中填充导电材料；去除露出所述沟槽的导电材料，形成第二导电层。

可选的，采用电化学电镀工艺在所述沟槽中填充导电材料。

可选的，所述半导体结构的形成方法还包括：在形成所述第二导电层后，对所述半导体结构进行退火处理。

相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括第一导电层以及位于所述第一导电层上的介电层；沟槽，位于所述介电层中，且露出所述第一导电层；阻挡层，保形覆盖于所述沟槽的底部和侧壁；粘附层，保形覆盖于所述阻挡层上；衬里层，保形覆盖于所述粘附层上；第二导电层，填充于所述沟槽中。

可选的，所述粘附层的材料为ru或w。

可选的，所述粘附层的厚度为10埃米至20埃米。

可选的，所述阻挡层的材料为tan、ta、ti、tin、zrn和zrtin中的一种或多种。

可选的，所述衬里层的材料包括co、al、w和ti中的一种或多种。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例在介电层中形成沟槽后，形成保形覆盖所述沟槽的阻挡层，在所述阻挡层上保形覆盖粘附层；在所述粘附层上保形覆盖衬里层，形成所述衬里层后，在所述沟槽内成第二导电层。通常在所述衬里层形成的过程中会产生c和o，所述粘附层不与c和o发生反应，不易生成杂质化合物，因此所述粘附层与衬里层之间的粘附性好；因为所述粘附层在衬里层与阻挡层之间，c和o难以穿过粘附层与阻挡层发生反应，在粘附层与阻挡层之间不易形成杂质化合物，因此粘附层与阻挡层之间的粘附性好。因为所述粘附层与阻挡层和衬里层之间的粘附性好，所以所述粘附层与衬里层之间、以及所述粘附层和阻挡层之间产生孔洞的概率降低，相应的，在所述第二导电层的底部与第一导电层之间产生孔洞的概率降低，从而可以提高第二导电层与第一导电层之间电连接的可靠性，从而可以提高半导体结构的电学可靠性和良品率。

附图说明

图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；

图6至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底，所述基底包括第一导电层1、位于所述第一导电层1上的抗刻蚀层10、位于所述抗刻蚀层10上的介电层2以及位于所述介电层2上的掩膜层3。

参考图2，刻蚀所述介电层2以及位于所述介电层2上的掩膜层3形成露出所述第一导电层1的沟槽4。

参考图3，形成保形覆盖所述沟槽4的阻挡层5；在所述阻挡层5上保形覆盖衬里层6。

所述阻挡层5的材料为tan；衬里层6的材料为co。

具体地，采用物理气相沉积工艺(physicalvapordeposition，pvd)形成阻挡层5，采用化学气相沉积工艺(chemicalvapordeposition，cvd)形成衬里层6。

参考图4，形成保形覆盖所述衬里层6的种子层(图中未示出)，在形成有所述种子层的所述沟槽4中填充导电材料；去除露出所述沟槽4的导电材料层，形成第二导电层7。

所述第二导电层7的材料为cu。

参考图5，在第二导电层7上形成顶部阻挡层8；在形成顶部阻挡层8后，形成覆盖顶部阻挡层8和介电层2的抗刻蚀层9。

所述衬里层6是通过前驱体(precursor)的形式形成的，衬里层6中含有羰基，羰基分解形成的c和o与阻挡层5反应，形成杂质化合物。因为沟槽4具有较高的深宽比(aspectratio)，因此在形成第二导电层7的过程中，第二导电层7的底部产生缺陷的概率大于第二导电层7的其他部位，因此所述沟槽4的底部容易形成杂质化合物，使得所述第二导电层7底部的阻挡层5和衬里层6之间的粘附性较差。后续对所述半导体结构进行退火处理，退火过程促使第二导电层7中的cu发生重结晶，cu原子聚合使得第二导电层7的体积变小，从而使沟槽4底部衬里层6与阻挡层5最终分离并产生孔洞11(如图5所示)。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括：第一导电层以及位于所述第一导电层上的介电层；形成位于所述介电层内并露出所述第一导电层的沟槽；形成保形覆盖所述沟槽的阻挡层；在所述阻挡层上保形覆盖粘附层；在所述粘附层上保形覆盖衬里层；形成所述衬里层后，在所述沟槽内形成第二导电层。

本发明实施例在介电层中形成沟槽后，形成保形覆盖所述沟槽的阻挡层，在所述阻挡层上保形覆盖粘附层；在所述粘附层上保形覆盖衬里层，形成所述衬里层后，在所述沟槽中填充导电材料，形成第二导电层。通常在所述衬里层形成的过程中会产生c和o，所述粘附层不与c和o发生反应，不易生成杂质化合物，因此所述粘附层与衬里层之间的粘附性好；因为所述粘附层在衬里层与阻挡层之间，c和o难以穿过粘附层与阻挡层发生反应，在粘附层与阻挡层之间不易形成杂质化合物，因此粘附层与阻挡层之间的粘附性好。因为所述粘附层与阻挡层和衬里层之间的粘附性好，所以所述粘附层与衬里层之间、以及所述粘附层和阻挡层之间产生孔洞的概率降低，相应的，在所述第二导电层的底部与第一导电层之间产生孔洞的概率降低，从而可以提高第二导电层与第一导电层之间电连接的可靠性，从而可以提高半导体结构的电学可靠性和良品率。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。

图6至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图6，提供基底，所述基底包括：第一导电层100以及位于所述第一导电层100上的介电层101。

所述第一导电层100为待连接结构。本实施例中，第一导电层100的材料为w。其他实施例中，第一导电层的材料还可以为al、co或cu。

需要说明的是，所基底还包括：底部介电层104，所述第一导电层100位于所述底部介电层104中。所述底部介电层104用于实现各个第一导电层100之间的绝缘。所述介电层101用于实现后续形成的第二导电层之间的绝缘。

介电层101的材料为超低k介质材料(ultralowk，ulk)，此处超低k介质材料指相对介电常数小于2.6的介质材料，介电层101选用超低k介质材料可以有效地降低后续形成的所述第二导电层的寄生电容，进而减小后端(backendofline，beol)rc延迟。

形成介电层101的步骤包括：在所述第一导电层100上形成介电材料层(未标示)，所述介电材料层包括热稳定材料和热非稳定的造孔剂；对介电材料层进行退火处理，退火温度在热非稳定材料的分解温度和热稳定材料的固化温度之间，从而可以使热非稳定材料分解、挥发，形成单相的充满气孔的介电层101。本实施例中，热稳定材料为氧化硅的前驱体。

其他实施例中，还可以直接形成介电层，介电层的材料可以为sioch。

需要说明的是，所述基底还包括：掩膜材料层103，形成在所述介电层101上。所述掩膜材料层103用于为后续刻蚀介电层101，形成沟槽做准备。

需要说明的是，所述基底还包括：刻蚀停止材料层102，形成在所述第一导电层100与介电层101之间。

在后续刻蚀所述介电层101以形成沟槽的工艺过程中，所述刻蚀停止材料层102顶部表面用于定义刻蚀停止位置，所述刻蚀停止材料层102与所述介电层101相比，具有较高的刻蚀选择比，从而具有良好的刻蚀停止作用，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。

本实施例中，所述刻蚀停止材料层102的材料为氮化硅。其他实施例中，所述刻蚀停止材料层的材料可以为sion、sibcn或sicn等材料。刻蚀停止材料层102能够降低第一导电层100与后续形成的第二导电层之间的电容耦合效应，从而减小边缘寄生电容。

参考图7，形成位于所述介电层101内并露出所述第一导电层100的沟槽105。

本实施例中，采用干法刻蚀工艺刻蚀所述介电层101，形成沟槽105。具体的，所述干法刻蚀工艺为等离子体干法刻蚀工艺。

本实施例中，所述等离子体干法刻蚀工艺所采用的刻蚀气体为cf4、chf3、ch2f2或c4f8，所述刻蚀气体的气体流量为10sccm至200sccm；所采用的辅助气体为o2，所述辅助气体的气体流量为0sccm至100sccm；所采用的稀释气体为n2、co、he或ar，所述稀释气体的气体流量为10sccm至1000sccm；工艺压强为10mtorr至200mtorr。

需要说明的是，在刻蚀所述介电层101形成沟槽105的步骤包括：先刻蚀位于所述介电层101上的掩膜材料层103，形成掩膜层106；以所述掩膜层106为掩膜刻蚀所述介电层101，在所述介电层101中形成沟槽105。

还需要说明的是，所述半导体结构的形成方法还包括：在形成沟槽105后，继续以所述掩膜层106为掩膜刻蚀所述刻蚀停止材料层102，形成露出所述第一导电层100的刻蚀停止层113。

参考图8，形成保形覆盖所述沟槽105的阻挡层107。所述阻挡层107在后续向所述沟槽105中的填充导电材料时，降低导电材料扩散至介电层101中的概率，减小对后端电路性能造成的影响。

此处，所述保形覆盖的意思是，无论被覆盖的结构表面有什么样的倾斜图形，形成在倾斜图形上各处的薄膜的厚度相同。相应的，形成保形覆盖所述沟槽105的阻挡层107的意思是，在所述沟槽105的底面和侧壁上形成相同厚度的阻挡层107。

本实施例中，采用物理气相沉积工艺形成所述阻挡层107。物理气相沉积工艺具有沉积温度低(常在550℃以下)、沉积速度快、沉积层的成分和结构可以控制、操作简单、高效率低成本的优点，且物理气相沉积工艺与现有机台和工艺流程的兼容度高。其他实施例中，还可以采用化学气相沉积工艺或者原子层沉积工艺(atomiclayerdeposition，ald)，形成阻挡层。

本实施例中，所述阻挡层107的材料为tan。其他实施例中，所述阻挡层的材料可以为ta、ti、tin、zrn和zrtin中的一种或多种。

需要说明的是，所述阻挡层107不宜过厚也不宜过薄。若所述阻挡层107过厚，会使得后续在所述沟槽105中形成第二导电层的过程中，沟槽105底部的没有填充满，沟槽105顶部的导电材料就过早接触实现闭合，使得形成的第二导电层中含有孔洞，且会占据较多沟槽105的空间，容易使得后续形成的第二导电层110的材料较少，进而使互连结构的导电性受到影响；若阻挡层107较薄，后续在所述沟槽105中形成第二导电层时，所述阻挡层107难以阻止导电材料渗入所述介电层102中，进而会对后端电路性能造成影响。本实施例中，所述阻挡层107的厚度为10埃米至40埃米。

需要说明的是，所述阻挡层107还形成在掩膜层106侧壁以及顶壁上，后续在形成第二导电层的步骤中去除掩膜层106侧壁以及顶壁上的阻挡层107。

参考图9，在所述阻挡层107上保形覆盖粘附层108。用于增加后续形成的衬里层与所述阻挡层107的贴合强度。

在所述阻挡层107上保形覆盖粘附层108的意思是，在所述沟槽105中的阻挡层107上各处形成相同厚度的粘附层108。

后续制程中，在所述粘附层108上保形覆盖衬里层，所述衬里层通过前驱体分解沉积的方式形成，前驱体中含有羰基，羰基分解产生c和o，所述粘附层108不易与c和o发生反应，不易生成杂质化合物，因此所述粘附层108与衬里层之间的粘附性好；因为粘附层108在衬里层与阻挡层107之间，c和o难以穿过粘附层108与阻挡层107发生反应，在粘附层108与阻挡层107之间难以形成杂质化合物，因此粘附层108与阻挡层107之间的粘附性好。因为所述粘附层108与阻挡层107和衬里层109之间的粘附性好，所以所述粘附层108与衬里层109之间、以及所述粘附层108和阻挡层107之间产生孔洞的概率降低，相应的，在所述第二导电层110的底部与第一导电层100之间产生孔洞的概率降低，从而可以提高第二导电层110与第一导电层100之间电连接的可靠性，从而可以提高半导体结构的电学可靠性和良品率。

本实施例中，所述粘附层108的材料为ru。其他实施例中，粘附层的材料还可以为w。

因为ru为惰性金属(noblemetal)，因此其表面活性低，所以富含c和o的杂质化合物不易在粘附层108和后续形成的衬里层的交界处形成，相应的，所述粘附层108和衬里层之间的粘附性好于阻挡层与粘附层直接接触时的粘附性，从而有效降低了退火处理后在后续形成的第二导电层底部产生孔洞的概率。

本实施例中，采用物理气相沉积工艺形成所述粘附层108。物理气相沉积工艺具有沉积温度低(常在550℃以下)、沉积速度快、沉积层的成分和结构可以控制、操作简单、高效率低成本的优点，且物理气相沉积工艺与现有机台和工艺流程的兼容度高。其他实施例中，还可以采用原子层沉积工艺形成粘附层。

需要说明的是，所述粘附层108不宜过薄也不宜过厚。若所述粘附层108过厚，会使得后续在所述沟槽105中形成第二导电层的过程中，沟槽105底部的没有填充满，沟槽105顶部的导电材料过早接触实现闭合，使得形成的第二导电层中含有孔洞，此外如果粘附层108过厚，占据较多沟槽105的空间，容易使后续形成的第二导电层的材料较少，从而使互连结构的导电性受到影响；若粘附层108较薄，在形成的后续形成的衬里层的中的c和o易穿过粘附层108与阻挡层107发生反应形成产生杂质化合物，使得阻挡层107与粘附层108之间的粘附性降低，易产生孔洞。本实施例中，所述粘附层108的厚度为10埃米至20埃米。

参考图10，在所述粘附层108上保形覆盖衬里层109。所述衬里层109作为润湿金属层，使得后续形成在所述衬里层109上的种子层厚度均一，为后续形成高质量的第二导电层做准备，降低在沟槽105中形成第二导电层的难度。

在所述粘附层108上保形覆盖衬里层109的意思是，在所述沟槽105中的粘附层108上各处形成相同厚度的衬里层109。

本实施例中，所述衬里层109的材料包括co。其他实施例中，衬里层的材料还可以为al、w、ti。

本实施例中，采用有机金属化学气相沉积工艺(metal-organicchemicalvapordeposition，mocvd)形成衬里层109，有机金属化学气相沉积工艺具有良好的台阶覆盖性，使得形成的衬里层109的厚度均一性好，便于后续形成的种子层厚度较为均一，提高电镀过程中所述导电材料的覆盖能力。其他实施例中，还可以采用原子层沉积工艺形成衬里层。

需要说明的是，所述衬里层109不宜过薄也不宜过厚。若所述衬里层109过厚，会使得后续在所述沟槽105中形成第二导电层的过程中，沟槽105底部的没有填充满，沟槽105顶部的导电材料过早接触实现闭合，使得形成的第二导电层中含有孔洞，且会占据较多沟槽105的空间，容易使得后续形成的第二导电层110的材料较少，进而使互连结构的导电性受到影响；若衬里层109较薄，会使得形成的所述种子层质量较差，从而使得形成的第二导电层110的质量下降，进而使得后段电路性能不佳。本实施例中，所述衬里层109的厚度为10埃米至40埃米。

参考图11至图12，形成所述衬里层109后，在所述沟槽105(如图10所示)中填充导电材料，形成第二导电层110(如图12所示)。

所述第二导电层110用于与所述第一导电层100电连接，从而将所述第一导电层100连接到外接电路。

具体地，形成第二导电层110的步骤包括：形成保形覆盖所述衬里层109的种子层(图中未示出)；向形成有所述种子层的所述沟槽105中填充导电材料；去除露出所述沟槽105的导电材料，形成第二导电层110。去除露出所述沟槽105的导电材料，为后续在第二导电层110和介电层101上形成抗刻蚀层做准备。

种子层为后续的填充导电材料提供良好的导电层。本实施例中，种子层的材料为cu。其他实施例，种子层的材料还可以为铝或镍。

本实施例中，采用电化学电镀工艺在所述沟槽105中填充导电材料，电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。

本实施例中，采用机械平坦化工艺(chemical-mechanicalplanarization，cmp)去除露出所述沟槽105的导电材料，形成第二导电层110。

具体的，所述平坦化工艺为化学机械研磨工艺。

需要说明的是，采用平坦化工艺去除露出所述沟槽105的导电材料的步骤中，还去除掩膜层106以及位于所述掩膜层106上的阻挡层107和衬里层109。

本实施例中，所述第二导电层110的材料包括cu。其他实施例中，所述导电材料还可以包括al或co。

需要说明的是，在形成所述第二导电层110后，在所述第二导电层110上形成盖帽层111。所述盖帽层111与第二导电层110之间具有稳固的化学键，因此盖帽层111与第二导电层110的粘附性好，因此cu原子在盖帽层111与第二导电层110之间难以快速扩散，不易在所述第二导电层110的顶部产生孔洞，进而不易对后端电路性能造成影响，提高了半导体结构的电学性能。

形成盖帽层111的步骤包括：形成覆盖所述第二导电层110以及介电层101的盖帽材料层(图中未示出)；形成盖帽材料层后，采用等离子体干法刻蚀工艺去除介电层101表面的盖帽材料层。

本实施例中，等离子干法刻蚀工艺中采用的气体为nh3。其他实施例中，等离子干法刻蚀工艺采用的气体还可以为cf4、chf3、ch2f2或c4f8。

本实施例中，采用原子层沉积工艺或者有机金属化学气相沉积工艺形成盖帽层111。

本实施例中，所述盖帽层111的材料为tan、ta、ti、tin、zrn和zrtin中的一种或多种。

参考图13，所述半导体结构的形成方法还包括：在形成所述第二导电层110后，对所述半导体结构进行退火处理。所述退火处理过程能够释放第一导电层100和第二导电层110的应力。

退火处理的工艺参数包括：退火温度为300℃至350℃。

退火处理使得第二导电层110中的cu发生重结晶，cu原子聚合，使得第二导电层110具有与沟槽105(如图10所示)脱离，形成孔洞的趋势。本实施例中，在阻挡层107与衬里层109之间形成了粘附层108，所述粘附层108不易与c和o发生反应，不易生成杂质化合物，因此，所述粘附层108与衬里层109之间的粘附性好；且因为粘附层108在衬里层109与阻挡层107之间，c和o难以穿过粘附层108与阻挡层107发生反应，难以在粘附层108与阻挡层107之间形成杂质化合物，因此粘附层108与阻挡层107之间的粘附性好。因为所述粘附层108与阻挡层107和衬里层109之间的粘附性好，所以所述粘附层108与衬里层109之间，以及所述粘附层108和阻挡层107之间产生孔洞的概率降低，相应的，在所述第二导电层110的底部与第一导电层100之间产生孔洞的概率降低，从而可以提高第二导电层110与第一导电层100之间电连接的可靠性，从而可以提高半导体结构的电学可靠性和良品率。

需要说明的是，在形成所述第二导电层110后，对所述半导体结构进行退火处理前，形成覆盖所述第二导电层110和介电层101的抗刻蚀层112。后续在所述抗刻蚀层112上形成层间互连结构(via)时，所述抗刻蚀层112起到刻蚀停止的作用，能够防止后续的工艺操作对第二导电层110以及介电层101造成损伤。

本实施例中，所述抗刻蚀层112的材料为氮化硅。其他实施例中，所述抗刻蚀层的材料可以为sion、sibcn或sicn等材料。抗刻蚀层112能够降低第二导电层110与后续形成在抗刻蚀层112上的导电层之间的电容耦合效应，从而减小边缘寄生电容。

相应的，本发明实施例还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底，所述基底包括第一导电层100以及位于所述第一导电层100上的介电层101；沟槽105(如图10所示)，位于所述介电层101中，且露出所述第一导电层100；阻挡层107，保形覆盖于所述沟槽105的底部和侧壁；粘附层108，保形覆盖于所述阻挡层107上；衬里层109，保形覆盖于所述粘附层108上；第二导电层110，填充于所述沟槽105中。

所述衬里层109通过前驱体分解沉积的方式形成，衬里层109中含有羰基，羰基分解产生c和o，所述粘附层108不易与c和o发生反应，不易生成杂质化合物，因此所述粘附层108与衬里层109之间的粘附性好；因为粘附层108在衬里层与阻挡层107之间，c和o难以穿过粘附层108与阻挡层107发生反应，难以在粘附层108与阻挡层107之间形成杂质化合物，因此粘附层108与阻挡层107之间的粘附性好。因为所述粘附层108与阻挡层107和衬里层109之间的粘附性好，所以所述粘附层108与衬里层109之间，以及所述粘附层108和阻挡层107之间产生孔洞的概率降低，相应的，在所述第二导电层110的底部与第一导电层100之间产生孔洞的概率降低，从而可以提高第二导电层110与第一导电层100之间电连接的可靠性，从而可以提高半导体结构的电学可靠性和良品率。

本实施例中，第一导电层100的材料为w。其他实施例中，第一导电层的材料还可以为al、co或cu。

所述基底还包括：底部介电层104，所述第一导电层100位于所述底部介电层104中。所述底部介电层104用于实现各个第一导电层100之间的电隔离。

介电层101位于所述第一导电层100上。所述介电层101用于使形成在所述介电层101中的第二导电层110相互绝缘。

介电层101的材料为超低k介质材料(ultralowk，ulk)，超低k介质材料指相对介电常数小于2.6的介质材料，介电层101选用超低k介质材料可以有效地降低第二导电层110之间的寄生电容，进而减小后端(backendofline，beol)rc延迟。本实施例中，介电层101的材料为含有气孔的氧化硅。其他实施例中，介电层的材料可以为sioch。

沟槽105位于所述介电层101中，且露出所述第一导电层100，所述阻挡层107保形覆盖于所述沟槽105的底部和侧壁。所述阻挡层107可以降低第二导电层110中的导电材料扩散至介电层101中的概率，减小对后端电路性能造成的影响，进而提高半导体结构的电学性能。

所述阻挡层107保形覆盖于所述沟槽105的底部和侧壁的意思是，所述沟槽105的底部和侧壁上的阻挡层107的厚度相同。

本实施例中，所述阻挡层107的材料为tan。其他实施例中，所述阻挡层的材料可以为ta、ti、tin、zrn和zrtin中的一种或多种。

需要说明的是，所述阻挡层107不宜过厚也不宜过薄。若所述阻挡层107过厚，会使得形成的第二导电层110中易存在孔洞，且会占据较多沟槽105的空间，容易使得形成的第二导电层110的材料较少，进而使互连结构的导电性受到影响；若阻挡层107较薄，第二导电层110的导电材料易穿过所述阻挡层107渗入所述介电层102中，会对后端电路性能造成影响。本实施例中，所述阻挡层107的厚度为10埃米至40埃米。

粘附层108保形覆盖于所述阻挡层107上，用于增加衬里层109与所述阻挡层107的贴合强度。

粘附层108保形覆盖于所述阻挡层107上的意思是，阻挡层107上各处形成有相同厚度的粘附层108。

本实施例中，所述粘附层108的材料为ru。其他实施例中，粘附层的材料还可以为w。

因为ru为惰性金属(noblemetal)，因此其表面活性低，所以富含c和o的杂质化合物不易在粘附层108和衬里层109的交界处形成，相应的，所述粘附层108和衬里层之间的粘附性好于阻挡层与粘附层直接接触时的粘附性，从而在所述第二导电层110底部产生孔洞的概率。

需要说明的是，所述粘附层108不宜过薄也不宜过厚。若所述粘附层108过厚，会使得形成的第二导电层110中含有孔洞，此外如果粘附层108过厚，占据较多沟槽105的空间，容易使形成的第二导电层110的材料较少，从而使互连结构的导电性受到影响；若粘附层108较薄，所述衬里层109的中的c和o易穿过沟槽105侧壁上的粘附层108，与阻挡层107发生反应产生杂质化合物，使得阻挡层107与粘附层108之间的粘附性降低，易产生孔洞。本实施例中，所述粘附层108的厚度为10埃米至20埃米。

衬里层109保形覆盖于所述粘附层108上。所述衬里层109作为润湿金属层，使得形成的种子层厚度均一性好，进而使得所述第二导电层110的形成效果好，能提高所述第二导电层110的电迁移能力。

衬里层109保形覆盖于所述粘附层108上的意思是，粘附层108上各处形成有相同厚度的衬里层109。

本实施例中，所述衬里层109的材料包括co。其他实施例中，衬里层的材料还可以包括al、w、ti中的一种或多种。

需要说明的是，所述衬里层109不宜过厚也不宜过薄。若所述衬里层109过厚，会使得形成的第二导电层110中易存在孔洞，且会占据较多沟槽105的空间，容易使得形成的第二导电层110的材料较少，进而使互连结构的导电性受到影响；若所述衬里层109较薄，会使得形成的所述种子层质量较差，进而使得形成的第二导电层110中产生孔洞，使得后端电路性能不佳。本实施例中，所述衬里层的厚度为10埃米至40埃米。

种子层(图中未示出)位于所述衬里层109上。所述种子层为在第二导电层110时提供了良好的导电层。

本实施例中，种子层的材料为cu。其他实施例，种子层的材料还可以为al或ni。

第二导电层110填充于所述沟槽105中。所述第二导电层110用于与所述第一导电层100电连接，从而将所述第一导电层110连接到外接电路。

本实施例中，所述第二导电层110的材料为cu，其他实施例中，所述第二导电层还可为al或co。

所述半导体结构还包括：盖帽层111，位于第二导电层110上。所述盖帽层111与第二导电层110之间具有稳固的化学键，因此盖帽层111与第二导电层110的粘附性好。因此cu原子在盖帽层111与第二导电层110之间难以快速扩散，不会在所述第二导电层110的顶部产生孔洞。

本实施例中，所述盖帽层111的材料为tan、ta、ti、tin、zrn和zrtin中的一种或多种。

需要说明的是，所述基底还包括：刻蚀停止层113，位于所述第一导电层100与介电层101之间，且所述刻蚀停止层113露出所述第一导电层100，所述第一导电层100与所述第二导电层110电连接。

本实施例中，所述刻蚀停止层113的材料为氮化硅。其他实施例中，所述刻蚀停止层的材料可以为sion、sibcn或sicn等材料。刻蚀停止层113能够降低第一导电层100与第二导电层110之间的电容耦合效应，从而减小边缘寄生电容。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。