半导体装置的制作方法

本实用新型涉及具有使用了电阻元件的修调电路的半导体装置。

背景技术：

当在半导体装置中设置有振荡电路的情况下，一般设置用于修调振荡电路的频率特性的修调电路。修调电路具有电阻，通过调整该电阻的电阻值，能够针对每个半导体装置(芯片)将振荡电路的振荡频率设定为期望的值。作为用于修调电路的电阻元件，公知有在形成晶体管等电路元件时使用的多晶硅电阻。公知不使半导体装置的制造工序复杂化就能够形成多晶硅电阻，其电阻率也高、面积小且能够实现高的电阻，在这点上是优异的，但在模塑封装工艺后电阻值发生变动。这是硅芯片上的电阻元件(多晶硅电阻)受到来自模塑树脂的应力，由于形状变化、压电效果等而发生电阻值的变动。在专利文献1中，为了尽量减小多晶硅电阻从模塑树脂受到的应力，确定配置多晶硅电阻的部位。

现有技术文献

专利文献

专利文献1：日本特开2013-229509号公报

技术实现要素：

实用新型所要解决的课题

根据专利文献1，其目标在于，将从多晶硅电阻的晶圆状态(修调完成状态)起至模塑封装工艺结束后的多晶硅电阻的电阻变动率抑制为大概±0.5％以内。然而，近年来修调电路所要求的精度变高，期望尽可能地使电阻变动率降低。另外，在专利文献1公开的技术中，能够配置多晶硅电阻的部位受到制约，因此，布局的自由度不得不变低。

其他课题和新颖的特征将根据本说明书的叙述以及附图而变得明确。

用于解决课题的技术方案

作为适合于修调电路的电阻元件，实现形成于多个布线层并将与半导体基板面垂直的方向设为主电阻的电阻元件。

实用新型效果

能够实现模塑封装工艺结束后的电阻变动率小的电阻。

附图说明

图1是半导体装置的框图。

图2是振荡电路的电路图。

图3是电阻元件的概念图。

图4是电阻元件的安装例。

图5A是电阻元件的电路图。

图5B是电阻元件的布局(俯视图)。

图6A是使用了电阻元件的修调电路的电路图。

图6B是修调电路的布局(俯视图)。

图7是救济流程。

图8是示出电阻元件相对于封装应力的特性变动率的图。

图9是示出封装应力的芯片内分布的图。

图10是线性螺线管驱动电路。

具体实施方式

下面，参照附图，说明实施方式。首先，在图1中示出本实施例的半导体装置1的框图。在半导体装置1的基板上，形成晶体管等有源元件、电阻、电容器等无源元件。在半导体装置1中，使用这些元件来形成各种功能模块。在图1中，作为功能模块的例子，示出CPU(中央处理装置)2、RAM3、外围IP4、非易失性存储器5。作为外围IP，例如可列举A/D转换器那样的部件。在这些功能模块之间，经由总线10交换地址、数据。时钟产生电路7从片内振荡器(on-chip oscillator)8的振荡信号生成时钟，分配给这些功能模块。片内振荡器8具有电阻9。将电阻9的电阻值调整为规定的值，针对每个半导体装置1，将片内振荡器8的振荡频率设定为期望的值。将修调所需的修调代码写入到非易失性存储器5或者RAM3，基于经由寄存器6读出的修调代码，将电阻9的电阻值调整为规定的值。

在图2中示出作为片内振荡器8的一个例子的振荡电路的电路图。振荡电路具有修调电路20、恒流生成电路21、电容器22、23、电容驱动电路24、25、比较器26、27、锁存电路28。电容驱动电路24具有源极·漏极路径串联连接的PMOS晶体管31以及NMOS晶体管32。NMOS晶体管32的源极连接到接地端子，漏极连接到PMOS晶体管31的漏极。PMOS晶体管31的漏极与NMOS晶体管32的漏极的接触点是电容驱动电路24的输出节点，连接有电容器22。将恒流生成电路21输出的输出电流Ir0×m输入到PMOS晶体管31的源极。此外，流过恒流生成电路21的PMOS晶体管41的源极·漏极路径的电流是Ir0，恒流生成电路21的PMOS晶体管42(43)的晶体管尺寸为PMOS晶体管41的晶体管尺寸的m倍。因此，将输出电流Ir0×m输入到PMOS晶体管31的源极。PMOS晶体管31的栅极与NMOS晶体管32的栅极共同连接，被输入锁存电路28的输出信号Q。电容器22连接于电容驱动电路24的输出节点与接地端子之间，从而在电容驱动电路24的输出节点，与蓄积于电容器22的电荷量相应地生成电压。在其输出节点连接有电容器23的电容驱动电路25也一样，省略详细说明，但PMOS晶体管33的栅极与NMOS晶体管34的栅极共同连接，被输入锁存电路28的输出信号QN。

将振荡基准电压VREF输入到比较器26的非反相输入端子(+)，将电容驱动电路24的输出节点电压VCP0输入到反相输入端子(-)。比较器26根据振荡基准电压VREF与输出节点电压VCP0的大小关系，对置位信号S的逻辑电平进行切换。具体来说，比较器26在输出节点电压VCP0大于振荡基准电压VREF的情况下，将置位信号S设为高电平，在输出节点电压VCP0小于振荡基准电压VREF的情况下，将置位信号S设为低电平。对复位信号R的逻辑电平进行切换的比较器27也一样，省略详细说明，将振荡基准电压VREF输入到比较器27的非反相输入端子(+)，将电容驱动电路25的输出节点电压VCP1输入到反相输入端子(-)。

此外，比较器26(27)为了稳定地对输出的置位信号S(复位信号R)的逻辑电平进行切换，优选是迟滞比较器。迟滞比较器如果将迟滞幅度设为dh，则在输出节点电压VCP0(VCP1)＞振荡基准电压VREF的情况下，将置位信号S(复位信号R)从低电平切换成高电平，在输出节点电压VCP0(VCP1)+dh＜振荡基准电压VREF的情况下，将置位信号S(复位信号R)从高电平切换成低电平。

电阻9与恒流生成电路21的PMOS晶体管41的源极·漏极路径串联连接。电阻9的电阻值通过修调电路20来调整。将存储于寄存器6的修调代码输入到修调电路20，根据修调代码来调整电阻9的电阻值，从而调整流过PMOS晶体管41的源极·漏极路径的电流量Ir0。由此，调整输出的时钟的频率。

在图3中示出用于本实施例中的电阻9的电阻元件的概念图。电阻元件形成于半导体装置的布线层。将形成半导体元件的半导体基板表面设为XY面，并将与XY面垂直的方向设为Z方向。电阻元件具有分别在X方向或者Y方向上延伸的下层导电层51和上层导电层52、两端分别连接到下层导电层51和上层导电层52并且在Z方向上延伸的层间导电层53，下层导电层51、层间导电层53和上层导电层52串联连接。

在这里，将电阻元件的电阻值设为R，将电阻元件做成k+1个下层导电层51、k个上层导电层52和2k个层间导电层53串联连接。另外，将1个下层导电层51的电阻值设为Rxy_lower，将1个上层导电层52的电阻值设为Rxy_upper，将1个层间导电层53的电阻值设为Rz。此时，电阻元件的电阻值R由(式1)表示。

R＝(k+1)×Rxy_lower+2k×Rz+k×Rxy_upper (式1)

这是电阻元件在上层导电层52处与其他元件连接的情况下的公式。同样地，当在下层导电层51处与其他元件连接的情况下，由(式2)表示。

R＝k×Rxy_lower+2k×Rz+(k+1)×Rxy_upper (式2)

另外，将电阻元件的Z方向分量设为主电阻，因此，如下的(式3)的关系成立：

Rz＞Rxy_lower+Rxy_upper (式3)

如后所述，形成于布线层并且将Z方向分量设为主电阻的本实施例的电阻元件几乎不受到由于模塑封装工艺而在半导体基板产生的应力的影响。因此，对本实施例的电阻元件的配置位置没有限制，另外，以使电阻元件成为期望的电阻值的方式将下层导电层51、层间导电层53以及上层导电层52串联连接即可，关于各个导电层的配置、个数，也没有限制。

在图4中示出电阻元件的安装例。在图中示出将图3的电阻元件安装于半导体装置的情况下的俯视图和剖视图。在本安装例中，将形成于半导体装置的布线层的构造用于电阻元件。下层导电层51由布线层M1形成，上层导电层52由布线层M4形成，层间导电层53由导孔V1～V3以及布线层M2、M3形成。通过多个导电层形成层间导电层53是为了尽可能大地取得层间导电层53的电阻值并且通过与通常的布线层相同的工艺来形成。层间导电层53a由串联连接的导孔61、形成于布线层M2的接合焊盘62、导孔63、形成于布线层M3的接合焊盘64及导孔65构成。通过这样安装层间导电层53，能够不对半导体装置的布线工艺施加变更而形成电阻元件。

例如，布线层M1能够由W(主导电层)/TiN的层叠膜形成，布线层M2～M4能够由TiN/AlCu(主导电层)/TiN/Ti的层叠膜形成。另外，导孔V1～V3构成为在沉积有Ti层71、TiN层72之后埋入W层73的构造，导孔的电阻值主要取决于W层与TiN层之间的接触电阻。此外，本例是一个例子，所使用的布线层不限定于布线层M1～M4，能够通过至少2层布线层以及将该2层布线层连接的导孔的埋入层来实现。另外，导孔的埋入层、形成于布线层M2以及布线层M3的接合焊盘不限于上述，还能够使用多晶硅等其他电阻材料。进一步地，通常，导孔V1～V3通过将金属埋入到在层间绝缘膜中挖出的接触孔而形成，但也能够通过预先层叠金属、多晶硅等电阻材料并在期间填埋绝缘层而形成导孔V1～V3中的任一个。

这样，本实施例中的电阻9利用布线层的构造来形成，因此，构成电阻元件的各个导电层的电阻值较小。因此，需要通过取得较多作为电阻元件而串联连接的导电层来实现期望的电阻值。图5A用电路图示出电阻元件91。电阻元件91由下层导电层、层间导电层以及上层导电层的重复图案形成，因此，在这里，将该重复图案的1个单位模拟地记作单位电阻81。图5B是将图5A示为布局(俯视图)的图。将串联连接而成的单位电阻做成蜿蜒小道而紧凑地配置。为了以小面积实现尽可能高电阻的电阻，期望尽可能密集地配置层间导电层。因此，在图5B的布局中，在形成电阻元件91的区域中，布局成在X方向(在这里，将上层导电层以及下层导电层的长度方向设为X方向)、Y方向上矩阵状地铺满形成层间导电层的导孔，用下层导电层以及上层导电层连接层间导电层。另外，相邻的层间导电层彼此期望以成为在半导体装置(芯片)中的布局规则中规定的导孔的最小间隔的方式配置。进一步地，在图5B的例子中，上层导电层、下层导电层都将X方向设为长度方向(除了配置于折回部分的上层导电层)，但也可以是例如将上层导电层的长度方向设为X方向、将下层导电层的长度方向设为Y方向而锯齿状地连接进而将其做成蜿蜒小道的布局。

在图6A中示出使用了本实施例的电阻元件91的修调电路20的电路图。修调电路20具有串联连接的N个电阻元件91以及为了对电阻元件91-i(i＝1～N)进行旁路而与电阻元件91-i并联设置的旁路开关92-i(i＝1～N)。如图5A所示，电阻元件91由串联连接的单位电阻81构成。修调电路20的旁路开关92-i的ON/OFF根据修调代码来决定，从而将修调电路20的电阻设定为期望的电阻值，在节点NF出现与电阻值相应的电位。此外，本实施例的电阻元件91由于串联数量多，因此可能会因为由不导通引起的不良而导致成品率劣化。因此，针对产生制造不良的电阻元件91-i，通过将对应的旁路开关92-i始终设为ON，能够防止成品率劣化。

在图6B中示出图6A所示的修调电路20的布局(俯视图)。电阻元件91-i(i＝1～N)的布局与图5B所示的布局相同。图6B中的布线93W、布线94W、布线95W、布线96W分别相当于图6A中的节点93、节点94、节点95、节点96。关于旁路开关的结构，以旁路开关92-1为例进行说明。旁路开关由于期望将导通时的电阻设为低电阻，因此，在形成于半导体基板上的扩散区域101上形成梳齿形状的栅极电极102。漏极电极103由布线93W和接触部(未图示)连接，并且连接到扩散区域101的高浓度区域(漏极区域，未图示)。另一方面，在扩散区域101上，源极电极104配置于以栅极电极102作为对称轴而与漏极电极103对置的位置，由布线94W和接触部(未图示)连接，并且连接到扩散区域101的高浓度区域(源极区域，未图示)。

在图7中示出修调电路20的救济流程。如上所述，在存在产生制造不良的电阻元件91的情况下，将对应的旁路开关92始终设为ON，预先从修调电阻除去，从而抑制成品率的降低。在图7的流程中，产生制造不良的电阻元件哪怕就有一个，也对修调电路20进行救济。另外，控制表格110以在电阻元件91的第2个电阻元件2(91-2)存在不良的情况为例，示出重复次数i下的旁路开关SW_i(i＝1～N)的ON(1)/OFF(0)控制。首先，设为i＝0(S111)，此时，将全部旁路开关SW设为OFF(S112)。如果此时的修调电路20的电阻值(即、电阻元件1～N的电阻值的总和)在期待值的范围内(S113)，则将电阻元件1～N全部正常这样的信息写入到存储器(S114)。另一方面，如果电阻元件1～N的电阻值的总和超过期待值的范围(S113)，则在电阻元件1～N中包括不良的电阻元件。因此，使i的值增加(S115)，依照控制表格110而进行旁路开关SW的ON(1)/OFF(0)(S116)。如果重复次数i下的修调电路20的电阻值在期待值的范围内(S117)，则认为电阻元件i是不良的电阻元件，将把旁路开关SW_i始终设为ON的信息写入到存储器(S118)。此外，步骤S117的期待值是针对N-1个电阻的总和的期待值，使值不同于步骤S113的期待值。另一方面，如果电阻的电阻值仍超过期待值的范围(S117)，则认为电阻元件i是正常的电阻元件，将把旁路开关SW_i设为OFF的信息写入到存储器(S119)。使i的值增加，直至重复数i达到N为止(S115)，重复进行修调电路20的电阻值的判定。如果在2个以上的电阻元件不良的情况下，得到即使重复数i达到N也无法确定不良的电阻元件的结果，因此，能够判断为修调电路20是无法救济的不良。

通过图7的流程，在半导体装置的非易失性存储器或者RAM中储存将修调电路20中的与产生制造不良的电阻元件对应的旁路开关始终设定为ON、将与正常的电阻元件对应的旁路开关设定为OFF的信息。通过在用户使用时读取该信息(S122)，能够设定在修调中使用的正常的电阻元件(S123)。

此外，在图7的步骤S117中，如果电阻值在期待值的范围内，则可知仅该电阻元件i不良，因此也可以在该阶段中结束流程。另外，根据判定电阻元件各自的不良的观点，还能够对每个电阻元件的电阻值进行计测，但通过如图7的控制表格110那样控制旁路开关的ON(1)/OFF(0)而实施救济，能够根据实际使用修调电路20的状态下的电阻值来进行判定，能够进一步提高救济流程的可靠性。

在图8中示出电阻元件相对于封装应力的特性变动率。黑圆是本实施例的电阻元件，白圆是作为比较例而示出的P型多晶硅电阻。通过封装，在芯片中央部施加250MPa以上的大的应力。在芯片的多个部位，形成作为与本实施例的电阻元件相比的比较例的P型多晶硅电阻，在横轴示出在形成有电阻的部位(基板)产生的应力，实际测量封装前后的电阻值变动率而在纵轴示出。其结果可知，在本实施例的电阻元件的情况下，无论形成于芯片的哪个部位，都能够将电阻的变动率抑制为低于0.2％。

图9是示出封装应力的芯片内分布的图。图表140是以芯片130的中心作为原点、通过仿真求出通过从原点至芯片的边缘地沿着X轴上的箭头131进行模塑而产生的X方向封装应力、Y方向封装应力、Z方向封装应力并进行图表化而成的。在图表140中，在X方向上产生的封装应力是波形141，在Y方向上产生的封装应力是波形142，在Z方向上产生的封装应力是波形143。根据仿真，得到如下这样的结果：在芯片的大致整个区域中，在X方向、Y方向上都产生强的压缩应力，与此相对地，在芯片的大致整个区域中，在Z方向上未产生应力。由此，在本实施例的电阻元件中，认为在封装的前后不发生电阻变动。

以上，基于实施方式具体说明了由本申请发明人完成的实用新型，但本实用新型不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。例如，应用本实施例的电阻元件的部件不限于振荡电路，也可以是图10所示的搭载线性螺线管驱动电路的半导体装置150。将未图示的电感器连接到半导体装置150的端子151与端子152之间。通过使电流流过电感器，从而产生与该电流的大小相应的磁场。此时，为了通过在电阻153的两端产生的电压来监控流过电感器的电流，通过A/D转换器154探测电阻153间的电压，并反馈给控制电路155。关于电阻153，也应用使用了本实施例的电阻元件的修调电路，从而能够准确地控制流过电感器的电流。

标号说明

1：半导体装置；2：CPU；3：RAM；4：外围IP；5：非易失性存储器；6：寄存器；7：时钟产生电路；8：片内振荡器；9：电阻；10：总线；20：修调电路；21：恒流生成电路；22、23：电容器；24、25：电容驱动电路；26、27：比较器；28：锁存电路；51：下层导电层；52上层导电层；53：层间导电层；91：电阻元件。