半导体器件的制作方法

本实用新型涉及半导体制造技术领域，特别是涉及一种半导体器件。

背景技术：

以砷化镓(GaAs)、氮化镓(GaN)为代表的化合物半导体材料具有许多优良的特性，如高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等。基于化合物半导体的高电子迁移率晶体管(HEMT)、异质结构场效应晶体管(HFET)等器件已经得到了广泛应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。

背栅结构的化合物半导体是在传统的源、漏、栅三极化合物半导体的基础上，在导电沟道的背面增加一个栅极，此栅极通常被称为背栅。在两个栅极的同时控制下，导电沟道可以被很好的控制，从而降低漏电或者增加对沟道电流的调制能力。但是，在化合物半导体领域，尚无可实用的背栅型晶体管器件。

技术实现要素：

基于此，为了实现针对化合物半导体特别是氮化镓大功率背栅型晶体管，提出一种新的半导体器件结构。

本申请提出一种半导体器件，包括：衬底，位于所述衬底上的介质层，位于所述介质层的势垒层，位于介质层凹槽内与所述势垒层相接触的源极、漏极和第一栅极，位于所述势垒层上的缓冲层和位于所述缓冲层上的第二栅极，所述源极和漏极分别位于所述第一栅极的两侧。

在一个实施例中，所述缓冲层与所述第二栅极之间还设有介电层。

在一个实施例中，所述介电层的厚度为1nm-10nm。

在一个实施例中，所述缓冲层的厚度为20nm-100nm。

在一个实施例中，所述势垒层的厚度为10nm-50nm。

在一个实施例中，所述第二栅极与所述第一栅极对准。

本申请所提供的半导体器件实现了背栅结构，背栅与二维电子气之间只间隔了一层很薄的势垒层，减小背栅与二维电子气之间的距离，增强对沟道的控制能力。两个栅极如果简单的施加同一控制信号，相比于传统的单栅极晶体管，也可以从两个表面同步截断沟道，因此可以降低漏电，改善晶体管截断特性。两个栅极还可以施加不同的控制信号，例如一个栅极做直流偏置，另一个栅极上施加脉冲控制信号，这样直流偏置可以预截断沟道，然后由脉冲信号来开启，从而实现了增强型HEMT器件，大大拓宽了化合物半导体器件在功率器件领域的应用。

附图说明

图1为本申请一个实施例所提出的半导体结构的示意图；

图2为本申请另一实施例所提出的半导体结构的示意图。

具体实施方式

以下结合附图和具体实施例对本实用新型提出的半导体器件作进一步详细说明。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

请参考图1，本申请提出的半导体结构包括：衬底1、介质层7、势垒层3、缓冲层2、源极4、漏极5、第一栅极6和第二栅极8。所述介质层7位于所述衬底1上，所述势垒层3位于所述介质层上。所述源极4、漏极5和第一栅极6 (即背栅)位于所述介质层7的凹槽内，与所述势垒层3相连接。所述第一栅极位于所述源极4和漏极5的中间。所述缓冲层2位于所述势垒层3上。所述第二栅极8位于缓冲层3上，与所述第一栅极6对准。

所述衬底1材料可以为蓝宝石、硅、氮化铝、碳化硅、陶瓷、石英、金属基板等，所述衬底8的厚度在300um以上。所述缓冲层2靠近所述势垒层3一端的表面形成二维电子气(2DEG)，所述2DEG具有高电子密度和高电子迁移率，从而形成导电沟道。所述缓冲层2是氮化镓高质量晶体，所述势垒层3可以为铝镓氮、铟铝氮等三五族化合物半导体合金。所述缓冲层2的厚度为20nm-100nm，所述势垒层3的厚度为10nm-50nm。

所述第一栅极6和第二栅极8可以为镍、金、铂等构成的金属叠层，所述源极4和漏极5可以为钛、铝、镍、金等金属中任意多种组成的合金。

所述介质层7可以为氮化硅或者二氧化硅等绝缘材料。

在另一实施例中，如图2所示，所述第二栅极8与所示缓冲层2之间还设有介电层9，以减少第二栅极的漏电流。所述介电层9的厚度为1-10nm，材料可以是氮化硅或者二氧化硅。

本申请所提供的半导体器件实现了背栅结构，上下两个栅极与氮化镓导电沟道里的二维电子气之间的距离很小，共同控制沟道的导通或者截至。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。