一种带有超结结构的沟槽型VDMOS器件的制作方法

本实用新型涉及半导体技术领域，尤其是一种带有超结结构的沟槽型VDMOS器件。

背景技术：

为了节约能量，减少例如在直流到直流转换器中所使用的晶体管中的功率损耗尤为重要，在MOSFET(金属-氧化物半导体场效应晶体管)器件中，能够通过减小器件的导通电阻来减小功率损耗。但击穿电压与导通电阻成反比关系，所以当导通电阻减少时，会产生对击穿电压不利的影响。为了解决这一问题，引入了超结型MOSFET，其包括位于器件有源区以下的交替的P型区和N型区，交替的P型区和N型区理想的处于电荷平衡状态，从而这些区在反向电压条件下相互耗尽，能够更好的耐击穿。

超结型MOSFET通过P型柱和N型柱的缓冲层存在来实现一个更好的耐击穿，对于N沟道超结器件来说，目前P型柱的制作方法主要有如下三种：

(1)、采用深槽外延技术，制作得到的P型柱如图1所示。但此种技术的缺点在于需要使用外延设备以及外延之后的CMP(化学机械抛光)设备，成本较高，而且一般的厂家不会配备CMP设备，因此较难实现。

(2)、采用侧壁倾斜注入的方法，制作示意图如图2所示，这种方式的缺点是，由于采用注入方式形成P型柱/N型柱，注入以及后续扩散会造成杂质的高斯分布，沿注入方向杂质浓度不均匀，这样会造成P型柱/N型柱的缓冲层电荷不平衡，器件电特性下降。

(3)、采用多步外延并光刻注入的方法，制作示意图如图3所示，光刻注入后再做N型外延，光刻注入后再做N型外延，依次制作，然后通过热过程将P型注入区连到一起，从而形成P型柱，此种方法工艺繁琐、成本较高，同时受光刻对准精度影响较大。

上述三种常用的超结结构的制作工艺都比较复杂且制作难度较高，特别是当超结结构应用到沟槽型VDMOS器件时，由于沟槽型VDMOS器件本身就具有沟槽，更加加大了工艺实现的难度。

技术实现要素：

本发明人针对上述问题及技术需求，提出了一种带有超结结构的沟槽型VDMOS器件，通过优化器件结构，使得工艺简单易于实现。

本实用新型的技术方案如下：

一种带有超结结构的沟槽型VDMOS器件，该沟槽型VDMOS器件包括：

第一导电类型离子的衬底；

第一导电类型离子的第一外延层，第一外延层设置在衬底的上表面；

第一类沟槽，位于第一外延层的上部；

第二导电类型离子的第二外延层，第二外延层设置在第一外延层的上表面，且第二外延层填满第一类沟槽；

两个第二类沟槽，分别位于第一类沟槽的两侧，第二类沟槽贯穿第二外延层以及第一外延层的上部，且第二类沟槽位于第一外延层内的部分的刻蚀深度远小于第一类沟槽位于第一外延层内的部分的刻蚀深度；

栅极结构，包括栅极氧化层和多晶硅栅极，栅极氧化层位于第二类沟槽的内壁，多晶硅栅极设置在栅极氧化层的表面并填充满第二类沟槽；

源区，位于第二外延层的上部且位于第二类沟槽的两侧；

介质层，位于第二类沟槽的上方，且刻蚀有接触孔；

金属层，位于VDMOS器件的外表面；

其中，第一导电类型离子和第二导电类型离子中一个为P型离子、另一个为N型离子。

其进一步的技术方案为，第二类沟槽的侧壁还包括浓度调节杂质区，浓度调节杂质区注入有浓度调节杂质。

其进一步的技术方案为，若第二外延层的离子浓度高于预设沟道浓度，则浓度调节杂质区注入有第一导电类型离子的浓度调节杂质；

若第二外延层的离子浓度低于预设沟道浓度，则浓度调节杂质区注入有第二导电类型离子的浓度调节杂质。

其进一步的技术方案为，第一类沟槽位于第一外延层内的部分的刻蚀深度为10-20μm，第二类沟槽位于第一外延层内的部分的刻蚀深度为1-1.5μm。

本实用新型的有益技术效果是：

本申请公开了一种带有超结结构的沟槽型VDMOS器件，该沟槽型VDMOS器件在第一导电类型离子的第一外延层上部开设第一类沟槽，第一外延层上设置有第二导电类型离子的第二外延层，第二外延层填满第一类沟槽，第二外延层形成超结结构的同时构成沟槽VDMOS器件的体区，本申请通过优化带有超结结构的沟槽型VDMOS器件的结构，降低了该器件制作时的难度。

附图说明

图1是目前常规的制作超结结构的一种制作工艺示意图。

图2是目前常规的制作超结结构的另一种制作工艺示意图；

图3是目前常规的制作超结结构的又一种制作工艺示意图；

图4是制作得到本申请公开的VDMOS器件的制作方法的流程图。

图5是制作本申请公开的VDMOS器件的制作工艺示意图。

图6是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图7是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图8是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图9是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图10是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图11是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图12是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图13是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图14是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图15是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图16是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图17是制作本申请公开的VDMOS器件的另一制作工艺示意图。

图18是制作得到的本申请公开的带有超结结构的沟槽型VDMOS器件的结构示意图。

具体实施方式

下面结合附图对本实用新型的具体实施方式做进一步说明。

本申请公开了一种带有超结结构的沟槽型VDMOS器件，制作得到该带有超结结构的沟槽型VDMOS器件的方法包括如下步骤，请参考图4示出的流程图：

步骤1，提供第一导电类型离子的衬底10，在第一导电类型离子的衬底10上生长第一导电类型离子的第一外延层20，在第一外延层20上热氧化生长一层氧化层掩膜30，作为后续沟槽的掩膜。氧化层掩膜30的厚度视器件的沟槽的深度决定，通常沟槽的深度越深，氧化层掩膜30的厚度则越厚。第一导电类型离子为P型离子或N型离子，本申请以第一导电类型离子为N型离子为例，则衬底10为N型衬底、第一外延层20形成N型外延层，请参考图5。

步骤2，通过光刻及刻蚀工艺对氧化层掩膜30和第一外延层20进行刻蚀形成第一类沟槽，该步骤实际实现时分两步实现：第一步，先做第一类沟槽的光刻及氧化层掩膜30的刻蚀，如图6所示；第二步，在氧化层掩膜30的阻挡下，在第一外延层20内做深沟槽刻蚀，如图7所示，两步刻蚀后形成第一类沟槽，由图7可以看出第一类沟槽包括第一外延层20内的部分以及贯穿氧化层掩膜30的部分。第一类沟槽位于第一外延层20内的部分的比较典型的刻蚀深度为10-20μm，该刻蚀深度与氧化层掩膜30的厚度成正相关关系，比如该刻蚀深度为10μm时，氧化层掩膜30的厚度为1.5μm左右。

步骤3，在第一类沟槽内填充氧化物40，对于某些器件来说，若第一类沟槽的宽度较小未达到预设宽度时，可以通过沟槽内部热氧化的方式将第一类沟槽内填满，预设宽度可以自定义，比如为0.5μm。将第一类沟槽内部全部使用氧化物40填满之后，完成氧化物40的表面平坦化，如图8所示。由于氧化层掩膜30实际也是氧化物，因此本申请对氧化层掩膜30和氧化物40采用相同的纹理结构表示。

步骤4，通过光刻及刻蚀工艺对氧化层掩膜30和第一外延层20进行刻蚀，在第一类沟槽的两侧分别刻蚀形成两个完全相同的第二类沟槽，第二类沟槽的刻蚀实际实现时也分两步实现：第一步，先做第二类沟槽的光刻及氧化层掩膜30的刻蚀，如图9所示；第二步，在氧化层掩膜30的阻挡下，在第一外延层20内做浅沟槽刻蚀，如图10所示，两步刻蚀后形成第二类沟槽，由图10可以看出第二类沟槽包括第一外延层20内的部分以及贯穿氧化层掩膜30的部分。第二类沟槽位于第一外延层内20的部分的刻蚀深度远小于第一类沟槽位于第一外延层20内的部分的刻蚀深度，比较典型的刻蚀深度为1-1.5μm。

步骤5，在第二类沟槽内填充氮化硅50并完成氮化硅50的表面平坦化，如图11所示。此步骤中填充氮化硅50不能与步骤3中填充氧化物40互换，因为若氮化硅50厚度过厚，则会产生应力过大、开裂等问题，因此深度较深的第一类沟槽使用氧化物40填充、而深度较浅的第二类沟槽使用氮化硅50填充。

步骤6，刻蚀去除第一外延层20上的所有氧化层掩膜30以及第一类沟槽内的所有氧化物，该步骤采用湿法刻蚀。此时，第二类沟槽内部填充的氮化硅不会被去除，因此刻蚀完成后，第二类沟槽内填充的氮化硅凸起于第一外延层20的表面，如图12所示，且凸起的高度和氧化层掩膜30的厚度一致。

步骤7，在第一外延层20表面外延生长第二导电类型离子的第二外延层60至高度与第二类沟槽内的氮化硅50的上表面的高度一致，此时外延生长的第二外延层60会完全填满第一类沟槽，如图13所示。当第一导电类型离子为P型离子时，第二导电类型离子为N型离子；当第一导电类型离子为N型离子时，第二导电类型离子为P型离子。在本申请第一导电类型离子为N型离子的例子中，第二导电类型离子即为P型离子，则第二外延层60为P型外延层，本申请在第二外延层60中注入的P型离子为硼(B)离子，注入的浓度为13次方级。外延完成后进行第二外延层60的表面平坦化，使得第二外延层60与第二类沟槽内部填充的氮化硅50的上表面齐平。此步骤生成的第二外延层60，既作为超结结构的P型柱/N型柱(本申请举例中用于形成P型柱)，同时在第二类沟槽的侧壁，又作为沟槽VDMOS器件的体区。

步骤8，完成第二类沟槽侧壁注入。器件在实际设计时，超结结构的P型柱/N型柱浓度基本是固定的，比如在本申请的例子中，浓度为13次方级，但由于第二外延层同时作为沟槽VDMOS器件的体区，因此，为满足器件不同的开启电压，需要对器件的沟槽浓度做调节。具体做法为：

1、刻蚀去除第二类沟槽中位于氧化层掩膜30部分的氮化硅50，保留其在第一外延层20内的氮化硅50，使得氮化硅50的上表面与第二外延层60的下表面齐平，如图14所示。

2、对第二类沟槽的侧壁注入浓度调节杂质形成浓度调节杂质区70，如图15所示，若第二外延层60的离子浓度高于预设沟道浓度，则浓度调节杂质的离子类型与第一外延层20的离子类型相同，为第一导电类型离子；若第二外延层60的离子浓度低于预设沟道浓度，则浓度调节杂质的离子类型与第二外延层60的离子类型相同，为第二导电类型离子。也即在第二外延层60为P型外延层时，若P型外延浓度高于设计的沟道浓度，则注入N型杂质；若低于设计的沟道浓度，则注入P型杂质，从而对沟道浓度进行补偿。

3、刻蚀去除第二类沟槽中的其余所有氮化硅50，本步骤通常采用湿法腐蚀工艺，如图16所述。

步骤9，完成第二类沟槽的侧壁注入并刻蚀去除第二类沟槽中的所有氮化硅50后，在第二类沟槽的内壁生长形成栅极氧化层80并填充多晶硅栅极90，栅极氧化层80和多晶硅栅极90的制作采用传统工艺，本申请不进行赘述，如图17所示。

步骤10，在第二类沟槽的两侧对第二外延层60进行第一导电类型离子的注入和驱入形成源区100。在第二类沟槽的上方生长介质层110，并在介质层110刻蚀出接触孔。最后在器件的外表面制作金属层120，包括在介质层110的上表面、外露的第二外延层60的上表面，以及衬底10的下表面制作金属层120，金属层120通过接触孔与源区100连接。源区100、介质层110和金属层120的制作都采用传统工艺，本申请不进行赘述，制作完成后最终得到带有超结结构的沟槽型VDMOS器件，请参考图18，制作得到的沟槽型VDMOS器件包括：

第一导电类型离子的衬底10；

第一导电类型离子的第一外延层20，第一外延层20设置在衬底10的上表面；

第一类沟槽，位于第一外延层20的上部；

第二导电类型离子的第二外延层60，第二外延层60设置在第一外延层20的上表面，且第二外延层60填满第一类沟槽；

两个第二类沟槽，分别位于第一类沟槽的两侧，第二类沟槽贯穿第二外延层60以及第一外延层20的上部，且第二类沟槽位于第一外延层20内的部分的刻蚀深度远小于第一类沟槽位于第一外延层20内的部分的刻蚀深度；

栅极结构，包括栅极氧化层80和多晶硅栅极90，栅极氧化层80位于第二类沟槽的内壁，多晶硅栅极90设置在栅极氧化层80的表面并填充满第二类沟槽；

源区100，位于第二外延层60的上部且位于第二类沟槽的两侧；

介质层110，位于第二类沟槽的上方，且刻蚀有接触孔；

金属层120，位于VDMOS器件的外表面。

可选的，第二类沟槽的侧壁还包括浓度调节杂质区70，浓度调节杂质区70注入有浓度调节杂质，浓度调节杂质的离子类型请参考上述制作过程中的定义，此处不再赘述。

制作得到的沟槽型VDMOS器件其余结构特点可以由上述制作方法得到，本申请不再一一介绍。

以上所述的仅是本申请的优选实施方式，本实用新型不限于以上实施例。可以理解，本领域技术人员在不脱离本实用新型的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本实用新型的保护范围之内。