用于静电保护的晶体管元件和静电保护器件的制作方法

本实用新型涉及集成电路制造技术领域，特别涉及一种用于静电保护的晶体管元件和静电保护器件。

背景技术：

静电放电(Electro-Static-Discharge：以下简称为ESD)现象对集成电路来说是一个严重的问题，因为当静电放电产生的放电电流在集成电路内流过时，会产生局部发热或电场集中的情况，由此会破坏集成电路，而导致集成电路失效。因此，为了防止ESD造成的破坏，一般在集成电路的输入/输出接口(I/O)与内部核心电路之间设置ESD保护元件。其中，金属氧化物半导体场效应晶体管 (MOSFET)元件通常用于CMOS集成电路中的ESD保护，能够将相应的ESD放电电流泄放至地，避免损坏所涉及的集成电路中的半导体器件和/或金属互连。

请参考图1a，图1a是现有的一种用于ESD保护的NMOS元件。如图1所示，该NMOS元件形成于衬底(未图示)上，其具有栅极(Gate)103和位于栅极 103两侧的N型掺杂的源区(Source)102和漏区(Drain)101，且其漏区101上设置有一排均匀分布的漏端导电插栓104，源区102上设置有一排均匀分布的源端导电插栓105，且导电插栓104和导电插栓105一一对应，漏端导电插栓104用于实现漏区101上方的漏端金属层106和漏区101之间的电连接，源端导电插栓105用于实现源区102上方的源端金属层107和源区102之间的电连接。所述NMOS为导通型ESD元件，当所述NMOS的漏区101通过漏端导电插栓104 和漏端金属层106连接到I/O接口或电源端口，源区102通过源端导电插栓105 和源端金属层107接地时，漏区101作为ESD放电电流的输入端、源区102作为ESD放电电流的泄放端，在ESD放电电流下，NMOS元件导通，所述NMOS 的沟道率先开启，ESD放电电流从漏端金属层106进入，依次经所有漏端导电插栓104、漏区101、沟道/衬底、源区102、所有源端导电插栓105和源端金属层107进行泄放，且理想状态下，所有的漏端导电插栓104和所有的源端导电插栓105一一对应地建立电流释放路径来泄放ESD电流，例如图1中4个漏端导电插栓104和4个源端导电插栓105一一对应地建立起4条电流释放路径(如图1a中的4个箭头所示)来泄放ESD电流。

所述NMOS元件中，所有的漏端导电插栓104和源端导电插栓105都是采用相同规格的矩形结构，虽然可以满足集成电路密集的布局要求，但是会使得每个导电插栓的接触面积小(对应的矩形的长、宽介于20nm～50nm)，进而导致接触电阻高，且当ESD脉冲放电时，漏区101的接触电阻越高，局部电流就越热，极易造成漏区101损坏，进而使得该NMOS元件丧失ESD防护功能。此外，工艺偏差使得所有的漏端导电插栓104和所有的源端导电插栓105的性能并不能完全相同，因此在所述NMOS元件实际工作中，并不一定是所有的漏端导电插栓104和所有的源端导电插栓105一一对应地建立电流释放路径，而是建立的电流释放路径都集中在一部分源端导电插栓105上，例如，图1b中4个漏端导电插栓104均和其中一个源端导电插栓105建立电流释放路径，这就造成ESD 泄流不均匀，使得ESD泄放电流全部浪涌到所述源端导电插栓105处，造成源区101对应所述源端导电插栓105的区域损坏，进而使得该NMOS元件丧失ESD 防护功能。

技术实现要素：

本实用新型的目的在于提供一种用于静电保护的晶体管元件和静电保护器件、集成电路，能够改善静电放电泄流时的电流分布和泄流均匀性，提高静电防护性能。

本实用新型提供一种用于静电保护的晶体管元件，包括：

衬底，具有漏区和源区；

栅极，形成于所述衬底上，且所述漏区和源区分居所述栅极的两侧；

多个第一漏端导电插栓，形成于所述漏区上并与所述漏区电接触，且所有的所述第一漏端导电插栓沿平行于所述栅极的方向相互间隔地对齐排布，构成平行于所述栅极的至少一排第一漏端接触结构；

至少一个第二漏端导电插栓，形成于所述栅极和所述第一排漏端接触结构之间的所述漏区上并与所述漏区电接触，每个所述第二漏端导电插栓平行于所述栅极的边的长度为所述第一漏端导电插栓平行于所述栅极的边的长度的两倍以上，以与多个所述第一漏端导电插栓对应，且当有多个所述第二漏端导电插栓时，所有的所述第二漏端导电插栓沿平行于所述栅极的方向相互间隔地对齐排布，所述至少一个第二漏端导电插栓构成平行于所述栅极的一排第二漏端接触结构；

多个源端导电插栓，形成于所述源区上并与所述源区电接触，且所有的所述源端导电插栓沿平行于所述栅极的方向相互间隔地对齐排布，构成平行于所述栅极的至少一排源端接触结构；

漏端金属层，形成于所有的所述第一漏端接触结构和所述第二漏端接触结构上，并与所有的所述第一漏端导电插栓和所有的所述第二漏端导电插栓电接触；以及，

源端金属层，形成于所有的所述源端接触结构上，并与所有的所述源端导电插栓电接触。

可选地，所述第二漏端导电插栓平行于所述栅极的边的长度为所述第一漏端导电插栓平行于所述栅极的边的长度的2～8倍。

可选地，所述第二漏端接触结构和最近邻的一排所述第一漏端接触结构之间的水平间距为0.2±20％μm。

可选地，所述漏端金属层靠近所述栅极的侧壁延伸至所述第二漏端接触结构和所述栅极之间的区域上方，且所述第二漏端接触结构靠近所述栅极的侧壁和所述漏端金属层靠近所述栅极的侧壁之间的间距为0.02±20％μm。

可选地，所述第一漏端导电插栓和所述源端导电插栓的形状、尺寸以、排数以及每排个数均相同。

可选地，所述第一漏端导电插栓、所述第二漏端导电插栓以及所述源端导电插栓沿垂直于所述栅极的方向上的宽度均相同。

可选地，所述第一漏端导电插栓、所述第二漏端导电插栓以及所述源端导电插栓沿垂直于所述栅极的方向上的宽度均为0.05±20％μm。

可选地，所述漏区和所述源区是非对称的，所述漏区沿垂直于所述栅极的方向上的宽度比所述源区沿垂直于所述栅极的方向上的宽度大。

可选地，所述第二漏端导电插栓与所述栅极之间的水平距离大于所述源端导电插栓与所述栅极之间的水平距离。

可选地，所述第二漏端接触结构仅有一个所述第二漏端导电插栓，所述第二漏端接触结构和最近邻的一排所述第一漏端接触结构完全对齐，以使得所述第二漏端导电插栓与最近邻的一排所述第一漏端接触结构中所有的第一漏端导电插栓相对应。

可选地，所述第二漏端接触结构包括多个所述第二漏端导电插栓，每个所述第二漏端导电插栓与最近邻的一排所述第一漏端接触结构中连续排布的两个以上的所述第一漏端导电插栓相对齐。

本实用新型还提供一种静电保护器件，具有至少一个本实用新型所述的用于静电保护的晶体管元件，且当所述静电保护器件具有多个所述的晶体管元件时，多个所述的晶体管元件并联。

本实用新型还提供一种集成电路，包括本实用新型所述的静电保护器件、输入/输出接口和内部电路，所述静电保护器件连接在所述输入/输出接口和内部电路之间。

与现有技术相比，本实用新型的技术方案具有以下有益效果：

1、本实用新型的技术方案，在靠近栅极的漏区上设置长度大于第一漏端导电插栓的第二漏端导电插栓可以形成一排较长的漏端导电插栓，且一个较长的第二漏端导电插栓可以对应多个第一漏端导电插栓，甚至可以仅设置一个较长的第二漏端导电插栓与所有的第一漏端导电插栓对齐，相比现有技术中漏区上仅有至少一排第一漏端导电插栓的情况，本实用新型的方案，可以使得第二漏端导电插栓和源端导电插栓之间建立更宽且更加均匀的电流释放路径，能够改善静电放电泄流时的电流分布和泄流均匀性，避免ESD泄放电流全部浪涌到某个或某几个所述源端导电插栓处，从而提高ESD防护能力以及器件寿命。

2、本实用新型的技术方案，仅仅需要在漏区上增加一排较长的第二导电插栓，结构和制作工艺均非常简单，适用于N型和P型ESD器件的产品需求和制作。

附图说明

图1a为现有的一种用于ESD保护的NMOS元件的俯视结构示意图以及理想状态下的泄流路径。

图1b为图1a所示的用于ESD保护的NMOS元件的实际泄流路径。

图2为本实用新型一实施例的用于静电保护的晶体管元件的俯视结构示意图。

图3是省略图2所示的用于静电保护的晶体管元件中的金属层后的俯视结构示意图。

图4是沿图2所示的用于静电保护的晶体管元件中AA’线的剖面结构示意图。

图5为图2所示的用于静电保护的晶体管元件进行ESD泄流时的示意图。

图6为本实用新型另一实施例的用于静电保护的晶体管元件的俯视结构示意图。

图7为图6所示的用于静电保护的晶体管元件进行ESD泄流时的示意图。

图8为本实用新型又一实施例的用于静电保护的晶体管元件的俯视示意图。

图9为本实用新型再一实施例的用于静电保护的晶体管元件的俯视示意图。

图10为本实用新型一实施例的静电保护器件的俯视示意图。

图11是本实用新型具体实施例的用于静电保护的晶体管元件的制备方法流程图。

其中，附图标记如下：

100-衬底；

100a-浅沟槽隔离结构(STI)；

101-漏区；

102-源区；

103-栅极；

103a-栅介质层；

103b-侧墙；

103c-栅极隔离层；

104-第一漏端导电插栓；

105-源端导电插栓；

106-漏端金属层；

107-源端金属层；

108-第二漏端导电插栓；

109-第一层间介质层；

110-第二层间介质层。

具体实施方式

以下结合附图和具体实施例对本实用新型提出的技术方案作进一步详细说明。根据下面说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

请参考图2至图4，本实用新型一实施例提供一种用于静电保护的晶体管元件，包括：衬底100、栅极103、多个第一漏端导电插栓104、一个第二漏端导电插栓108、多个源端导电插栓105、漏端金属层106以及源端金属层107。

其中，衬底100可以是本领域技术人员熟知的任何用于制作晶体管的底材，例如硅、锗、锗硅、绝缘体上硅(silicon-on-insulator，SOI)、砷化镓等。所述衬底100中可以具有用于定义有源区(未图示)的浅沟槽隔离结构100a，所述有源区的形状可以是矩形，也可以是其他形状。所述有源区中具有分居所述栅极103两侧的漏区101和源区102，且不同导电类型的晶体管元件的漏区101和源区102中掺杂相应导电类型的离子，例如所述晶体管元件为N型晶体管时，则漏区101和源区102中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管元件为P型晶体管时，则漏区101和源区102中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF2⁺)离子、镓(Ga)离子、铟(In)离子。本实施例中，考虑到漏区101要承受静电放电所产生的大电压，故将漏区101和源区102非对称设置，漏区101相对源区102进行一定的延展，使得所述漏区 101沿垂直于所述栅极103的方向(Y)上的宽度W1比所述源区102沿垂直于所述栅极10)的方向Y上的宽度W2大。

栅极103底部通过栅介质层103a与衬底100隔离，所述栅极103的顶面上可以覆盖有栅极隔离层103c，栅极103的侧壁上可以形成有侧墙103b，所述栅极隔离层103c和侧墙103b均用于保护栅极103。栅极103可以是金属栅极结构，也可以是多晶硅栅极结构，当栅极103为金属栅极结构时，可以采用替代栅极工艺制作。

所有的第一漏端导电插栓104形成于所述漏区101上方，且沿平行于所述栅极103的方向Y对齐并等间隔的排布，所有的所述第一漏端导电插栓104均与所述漏区101电接触，从而构成了平行于所述栅极103的一排第一漏端接触结构。

第二漏端导电插栓108形成于所述栅极104和所述第一漏端接触结构之间的所述漏区101上方，并与所述漏区101电接触。且所述第二漏端导电插栓108 平行于所述栅极103的边的长度(即沿Y方向延伸的长度)L2等于第一漏端接触结构平行于所述栅极103的边的长度，即在平行于所述栅极103方向Y上，所述第二漏端导电插栓108的长度L2(即平行于所述栅极103的边的长度，也可以说是沿栅极方向Y延伸的长度)等于第一漏端接触结构中所有的所述第一漏端导电插栓104的长度L1及其中的两两相邻的第一漏端导电插栓104之间的间隔的总和，由此，所述第二漏端导电插栓108和所有的所述第一漏端导电插栓104对齐设置，所述第二漏端导电插栓108构成平行于所述栅极103的一排第二漏端接触结构，即第二漏端接触结构和第一漏端接触结构对齐且等长设置。在本实用新型的其他实施例中，第二漏端接触结构的长度L2也可以大于第一漏端接触结构的总长，所述第二漏端接触结构的两端可以超过第一漏端接触结构的两端。

本实施例中，第二漏端导电插栓108的宽度W4等于第一漏端导电插栓104 的宽度W3，即在沿垂直于所述栅极103的方向X上(或者是说沿栅极宽度方向上)，第二漏端导电插栓108与第一漏端导电插栓104等宽。例如宽度 W3＝W4＝0.05±20％μm。此外，第二漏端导电插栓108和第一漏端导电插栓104 之间的水平间距D1等于0.2±20％μm。

所有的源端导电插栓105形成于所述源区102上并与所述源区102电接触，且所有的源端导电插栓105沿平行于所述栅极103的方向Y对齐且等间隔地排布，所有的所述源端导电插栓10构成平行于所述栅极103的一排源端接触结构。本实施例中，源端导电插栓105与第一漏端导电插栓104的形状、尺寸以、排数以及每排个数均相同，且源端导电插栓105和第一漏端导电插栓104一一对齐设置。例如源端导电插栓105、第二漏端导电插栓108与第一漏端导电插栓 104均为矩形，所有矩形的长边平行于栅极103设置，所有矩形的宽边垂直于栅极103设置。

此外，本实施例中，考虑到漏区101要承受静电放电所产生的大电压，将所述第二漏端导电插栓108与所述栅极103之间的水平距离D3设置为大于所述源端导电插栓105与所述栅极103之间的水平距离D4。

漏端金属层106形成于所述第一漏端接触结构和所述第二漏端接触结构上，并与所有的所述第一漏端导电插栓104和所述第二漏端导电插栓108电接触，且所述漏端金属层106靠近所述栅极103的侧壁延伸至所述第二漏端接触结构和所述栅极103之间的区域上。且本实施例中，所述第二漏端导电插栓108靠近所述栅极103的侧壁和所述漏端金属层106靠近所述栅极103的侧壁之间的间距D2设置为0.02±20％μm。源端金属层107形成于所述源端接触结构上，并与所有的所述源端导电插栓105电接触。本实施例中，源端金属层107靠近所述栅极103的侧壁和源端导电插栓105靠近所述栅极103的侧壁之间的水平距离也等于D2。

需要说明的是，源端导电插栓105、第二漏端导电插栓108、第一漏端导电插栓104、漏端金属层106和源端金属层107可以采用大马士革金属互连工艺制作，因此源端导电插栓105、第二漏端导电插栓108、第一漏端导电插栓104可以形成于第一层间介质层109中，源端导电插栓105、第二漏端导电插栓108、第一漏端导电插栓104的材质相同，例如包括Ti、W、Co、Ni、Zr、Mo、Ta、 Cu、Al等金属中的一种。漏端金属层106和源端金属层107可以形成于第二层间介质层110中，材质相同，例如包括Ti、W、Co、Ni、Zr、Mo、Ta、Cu、Al 等金属中的一种。

请参考图5，本实施例的用于静电保护的晶体管元件为NMOS元件并用静电保护时，漏区101通过第一漏端导电插栓104、第二漏端导电插栓108和漏端金属层106连接到I/O接口或电源端口，源区102通过源端导电插栓105和源端金属层107接地，栅极103接地，漏区101作为ESD放电电流的输入端、源区 102作为ESD放电电流的泄放端，在ESD放电电流下，本实施的NMOS元件导通，所述NMOS的沟道率先开启，ESD放电电流从漏端金属层106进入，依次经所有漏端导电插栓104、第二漏端导电插栓108、漏区101、沟道/衬底、源区 102、所有源端导电插栓105和源端金属层107进行泄放，且第二漏端导电插栓 108和所有的源端导电插栓105对应地建立电流释放路径来泄放ESD电流。相比图1所述的用于静电保护的NMOS元件，仅仅是在漏区101上多设置了一个与所有第一漏端导电插栓104对齐的第二漏端导电插栓108，由此在漏区101上构成形成两排漏端导电插栓，通过第二漏端导电插栓108可以和所有源端导电插栓105之间建立更宽且更加均匀的电流释放路径，如图5中的宽箭头所示，从而能够改善静电放电泄流时的电流分布和泄流均匀性，避免ESD泄放电流全部浪涌到某个或某几个所述源端导电插栓105处，从而提高ESD防护能力以及器件寿命。

本实施例的用于静电保护的晶体管元件还适用于P型ESD器件，具体地，当本实施例的用于静电保护的晶体管元件为PMOS元件并用静电保护时，漏区 101通过第一漏端导电插栓104、第二漏端导电插栓108和漏端金属层106接地，源区102通过源端导电插栓105和源端金属层107连接到I/O接口或电源端口，栅极103接电源端口，源区102作为ESD放电电流的输入端、漏区101作为ESD 放电电流的泄放端，在ESD放电电流下，本实施的PMOS元件导通，所述PMOS 的沟道率先开启，ESD放电电流从源端金属层107进入，依次经所有源端导电插栓105、源区102、沟道/衬底、漏区101、第二漏端导电插栓108、所有第一漏端导电插栓104和漏端金属层106进行泄放，且第二漏端导电插栓108和所有的源端导电插栓105对应地建立电流释放路径来泄放ESD电流。

需要说明的是，上述实施例中，第二漏端导电插栓108沿栅极方向Y的长度正好使得第二漏端导电插栓108的不平行于栅极103的两边与所有第一漏端导电插栓104中位于边界处的两个第一漏端导电插栓104的不平行于栅极103 的外边界齐平，但本实用新型的技术方案并不仅仅限定于此，第二漏端导电插栓108沿栅极方向Y的长度也可以大于第一漏端接触结构的长度，使得第二漏端导电插栓108的不平行于栅极103的两边均相对第一漏端接触结构中两端边界向外延伸出一定长度，且第二漏端导电插栓108的两端超出第一漏端接触结构的长度相等，以保住泄流路径的均匀性。

请参考图6，本实用新型的另一实施例提供一种用于静电保护的晶体管元件，包括：衬底100、栅极103、多个第一漏端导电插栓104、多个第二漏端导电插栓108、多个源端导电插栓105、漏端金属层106以及源端金属层107。本实施例的用于静电保护的晶体管元件与上文的图2所示实施例中的用于静电保护的晶体管元件的主要区别在于：第二漏端接触结构由多个第二漏端导电插栓 108沿栅极方向Y等间隔的排成一排而形成。具体地，本实施例的用于静电保护的晶体管元件的衬底100、栅极103、第一漏端导电插栓104、源端导电插栓 105以及源端金属层107的结构以及位置设置等均与上文的实施例(即图2所示的用于静电保护的晶体管元件的)中的结构和设置等均相同，在此不再赘述。本实施例的用于静电保护的晶体管元件中，所有的第二漏端导电插栓108沿栅极方向Y等间隔的排成一排，构成第二漏端接触结构，且每个第二漏端导电插栓108与两个第一漏端导电插栓104对齐设置，即每个第二漏端导电插栓108 的长度(即沿栅极方向Y延伸的长度)正好等于两个第一漏端导电插栓104的长度(即沿栅极方向Y延伸的长度)及其之间的间隔之和，此时每个第二漏端导电插栓108的长度(即平行于所述栅极103的边的长度，也可以说是沿栅极方向Y延伸的长度)为第一漏端导电插栓104的长度(即平行于所述栅极103 的边的长度，也可以说是沿栅极方向Y延伸的长度)的2～3倍。相邻两个第二漏端导电插栓108沿栅极方向Y的间隔与相邻两个第一漏端导电插栓104沿栅极方向Y的间隔相等且对齐。所述漏端金属层106设置在所述第二漏端接触结构上方，并与所有的第二漏端导电插栓108电接触。本实施例中，源端导电插栓105与第一漏端导电插栓104一一对齐设置，因此，每个第二漏端导电插栓 108也与两个源端导电插栓105一一对齐设置。

请参考图7，由于本实施例中的第二漏端接触结构有多个第二漏端导电插栓108，因此每个第二漏端导电插栓108能与其对应所有的源端导电插栓105之间建立起一个相对较宽、较均匀的电流释放路径，所有第二漏端导电插栓108对应的电流释放路径构成并联路径，如图7中的两个宽箭头所示，从而能够改善静电放电泄流时的电流分布和泄流均匀性，避免ESD泄放电流全部浪涌到某个或某几个所述源端导电插栓105处，从而提高ESD防护能力以及器件寿命。本实施例的用于静电保护的晶体管元件可以NMOS元件，也可以是PMOS元件。

需要说明的是，上述实施例中，一个第二漏端导电插栓108与两个第一漏端导电插栓104对齐设置，但本实用新型的技术方案并不仅仅限定于此，在本实用新型的其他实施例中，第二漏端导电插栓108的长度(即平行于所述栅极 103的边的长度，也可以说是沿栅极方向Y延伸的长度)也可以为所述第一漏端导电插栓104的长度(即平行于所述栅极103的边的长度，也可以说是沿栅极方向Y延伸的长度)的3～8倍，由此使得每个第二漏端导电插栓108与3个以上(包括3个)的第一漏端导电插栓104对齐设置，本实施例中，源端导电插栓105与第一漏端导电插栓104一一对齐设置，进而使得每个第二漏端导电插栓108也与相应数量的源端导电插栓105对齐设置，由此使得每个第二漏端导电插栓108能与相应数量的源端导电插栓105之间建立起一个相对较宽、较均匀的电流释放路径，所有第二漏端导电插栓108对应的电流释放路径构成并联路径，也能够改善静电放电泄流时的电流分布和泄流均匀性，避免ESD泄放电流全部浪涌到某个或某几个所述源端导电插栓105处，从而提高ESD防护能力以及器件寿命。

应当认识到，上述各实施例中，所有的第一漏端导电插栓104仅仅形成了一排第一漏端接触结构，源端导电插栓105仅仅形成了一排源端接触结构，但本实用新型的技术方案并不限定于此，在本实用新型的其他实施例中，请参考图8和图9，所有的第一漏端导电插栓104可以按照每排相同的数量形成平行于所述栅极的两排及两排以上的第一漏端接触结构，所有的源端导电插栓105可以形成平行于所述栅极的两排及两排以上的源端接触结构，且第一漏端接触结构和第一漏端接触结构的排数可以相同(如图8所示)，也可以不同(如图9所示)。当所有的第一漏端导电插栓104形成多排第一漏端接触结构时，所述第二漏端导电插栓108平行于所述栅极103的边的长度为所述第一漏端导电插栓104 平行于所述栅极103的边的长度的2～8倍，所述第二漏端接触结构和最近邻的一排所述第一漏端接触结构之间的水平间距为0.2±20％μm。当所述第二漏端接触结构仅有一个所述第二漏端导电插栓108时，所述第二漏端接触结构和最近邻的一排所述第一漏端接触结构完全对齐，以使得所述第二漏端导电插栓108 与最近邻的一排所述第一漏端接触结构中所有的第一漏端导电插栓104相对应；当所述第二漏端接触结构包括多个所述第二漏端导电插栓108，每个所述第二漏端导电插栓108与最近邻的一排所述第一漏端接触结构中连续排布的两个以上的所述第一漏端导电插栓104相对齐。

本实用新型还提供一种静电保护器件，具有一个或多个本实用新型所述的用于静电保护的晶体管元件，所述用于静电保护的晶体管元件为NMOS元件或 PMOS元件。且当所述静电保护器件具有多个同类型的所述的晶体管元件时，多个所述的晶体管元件并联，并采用共用源漏共用方式进行插指状布局。如图 10所示，本实用新型的一实施例的静电保护器件主要由4个并联的本实用新型所述的用于静电保护的晶体管元件(如图10中的四个虚线框所示)组成，4个所述晶体管元件形成于同一个有源区中，且相邻的所述晶体管元件共源或共漏，各个所述晶体管元件的栅极103沿栅极方向延伸，不仅覆盖在相应的晶体管的沟道区上，还延伸至所述有源区周围的浅沟槽隔离结构上，并与其他所述晶体管元件的栅极延伸在所述浅沟槽隔离结构上部分连为一体，由此使得这些并联的所述晶体管元件的栅极连为一体，形成插指状的栅极；各个所述晶体管元件的漏端金属层106延伸到所述浅沟槽隔离结构上，并与其他所述晶体管元件的漏端金属层106延伸在所述浅沟槽隔离结构上部分连为一体，由此使得这些并联的所述晶体管元件的漏端金属层106连为一体，形成插指状的漏端金属层106；各个所述晶体管元件的源端金属层107延伸到所述浅沟槽隔离结构上，并与其他所述晶体管元件的源端金属层107延伸在所述浅沟槽隔离结构上部分连为一体，由此使得这些并联的所述晶体管元件的源端金属层107连为一体，形成插指状的源端金属层107。

上述实施例的静电保护器件具有4个本实用新型的用于静电保护的晶体管元件，但本实用新型的技术方案并不仅仅限定于此，本实用新型的其他实施例的静电保护器件中具有的本实用新型的用于静电保护的晶体管元件的数量可以少于4个，例如1个、2个或3个，也可以大于4个，且当具有的本实用新型的用于静电保护的晶体管元件的数量大于或等于2时，均可以采用图10中所示的相邻两个晶体管元件共源共漏的并联方式来实现相邻两个晶体管元件的并联。此外，本实用新型各实施例的静电保护器件中的各个本实用新型的用于静电保护的晶体管元件的结构可以完全相同，也可以是部分完全相同，例如在本实用新型其他实施例中，静电保护器件包括至少一个本实用新型的用于静电保护的 PMOS元件和至少一个本实用新型的用于静电保护的NMOS元件。

本实用新型各实施例的静电保护器件中的各个本实用新型的用于静电保护的晶体管元件中，第二漏端导电插栓108可以是一个，也可以是多个；第一漏端导电插栓104排成的第一漏端接触结构可以有一排，也可以有多排；源端导电插栓105排成的源端接触结构可以有一排，也可以有多排。

由上所述，本实用新型的静电保护器件，结构简单，且防护性能较，本实用新型的静电保护器件，可以作为一个独立器件安装到相应的设备电路上进行使用，也可以是集成到相应的集成电路中。

本实用新型还提供一种集成电路，包括本实用新型所述的静电保护器件、输入/输出接口和内部电路，所述静电保护器件连接在所述输入/输出接口和内部电路之间。具体地，所述静电保护器件包括用于静电保护的NMOS元件和/或用于静电保护的PMOS元件，所述用于静电保护的NMOS元件的漏区连接在所述输入/输出接口和内部电路之间，所述用于静电保护的NMOS元件的源区和栅极接地；所述用于静电保护的PMOS元件的源区连接在所述输入/输出接口和内部电路之间，所述用于静电保护的PMOS元件的栅极连接电源端口，所述用于静电保护的PMOS元件的漏区接地。

本实用新型的用于静电防护的晶体管元件优选地采用本实用新型的用于静电防护的晶体管元件制备方法来制备，请参考图11，本实用新型的用于静电防护的晶体管元件制备方法，包括以下步骤：

S1，提供衬底，所述衬底形成有栅极，所述栅极两侧的衬底中形成有漏区和源区；

S2，形成第一层间介质层于所述衬底上，所述第一层间介质层将所述漏区、源区和栅极均掩埋在内；

S3，形成多个第一漏端导电插栓、至少一个第二漏端导电插栓以及多个源端导电插栓于所述第一层间介质层中，且所有的所述第一漏端导电插栓构成至少一排第一漏端接触结构，所有的所述第二漏端导电插栓构成一排第二漏端接触结构，所有的所述源端导电插栓构成至少一排源端接触结构；

S4，形成第二层间介质层于所述第一层间介质层上，所述第二层间介质层将所有的所述第一漏端导电插栓、第二漏端导电插栓以及源端导电插栓均掩埋在内；以及，

S5，形成漏端金属层和源端金属层于所述第二层间介质层中，所述漏端金属层与所有的所述第一漏端导电插栓和所有的所述第二漏端导电插栓电接触，所述源端金属层与所有的所述源端导电插栓电接触。

请参考图2至10，首先，执行步骤S1，提供衬底100，并在衬底100上形成栅极103，在衬底100中形成源区102和漏区101，具体过程包括：

步骤一、提供一衬底100，衬底100可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator， SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。本实施例中的衬底100中可以定义有用于ESD保护的晶体管元件的有源区(未图示)以及用于将所述有源区与周边环境隔离开的浅沟槽隔离结构100a，所述有源区可以是鳍片式的立体结构，也可以是平面结构。所述浅沟槽隔离结构可以包括一位于所述衬底100中的浅沟槽(未图示)和填充所述浅沟槽的介质材料，所述介质材料可以包括通过热氧化工艺形成并覆盖在所述浅沟槽的衬氧化层(line oxide)以及位于衬氧化层的表面上并填满所述浅沟槽的二氧化硅，由此提高浅沟槽隔离结构的隔离性能，沟槽隔离结构具体形成过程不是本实用新型的重点，在此不再赘述。

步骤二，在所述衬底100的表面上依次形成栅介质层103a和多晶硅层，并刻蚀所述多晶硅层和栅介质层103a，以形成栅极103(即多晶硅栅极)，所述栅介质层103a的材质为二氧化硅，可以采用热氧化(干氧或湿氧)工艺、化学气相沉积或原子层沉积等工艺形成。当需要进一步将多晶硅栅极替换为金属栅极时，可以采用常规的替代栅极工艺来制作，具体过程包括：在多晶硅栅极和衬底100上沉积层间介质层，并通过化学机械平坦化工艺研磨层间介质层的顶面直至暴露出多晶硅栅极的顶面，然后刻蚀去除多晶硅栅极和二氧化硅栅介质层，形成栅极沟槽，接着在栅极沟槽中依次沉积高K介质层、金属阻挡层、功函数金属层以及金属栅电极层，最后通过化学机械平坦化工艺研磨去除层间介质层的顶面上多余的材料，以形成栅极103，其中，高K介质的材料例如是Ta2O5、 TiO2、TiN、Al2O3、Pr2O3、La2O3、LaAlO3、HfO2、ZrO2或其它组分的金属氧化物等，以与即将形成的栅极103(即金属栅极)兼容，有利于提高载流子的迁移率，提高器件性能。且优选为采用原子层沉积工艺(ALD)来制备高K介质材质，以保证栅介质层103a的成膜质量和厚度均一性。金属阻挡层也被称为金属势垒层或金属粘附阻挡层，可以包括Ti或Ta等金属层、TiAlN、TaCN、TaSiN、TiN 或TaN等金属氮化物层或者金属和金属氮化物中的任意多种组合，金属阻挡层能保护高K介质的栅介质层103a在后续步骤中不会引入金属杂质，同时提高栅介质层103a和栅极103(即金属栅极)之间的粘附力，可通过物理气相沉积、化学气相沉积或原子层沉积等工艺制备，优选采用原子层沉积工艺来制备金属阻挡层，以控制厚度，并保护栅介质层103a，防止栅介质层103a质量变差。栅极103(即金属栅极)包括一个或多个功函数金属层，功函数金属层的选材由需形成的用于ESD保护的晶体管元件的导电类型决定，当需形成的晶体管为P型晶体管时，栅极103(即金属栅极)中的功函数金属层的是p型功函数金属材料，所述p型功函金属材料可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、 TaSi2、NiSi2、W其他合适的p型功函材料或它们的组合，当需形成的晶体管为 N型晶体管时，栅极103(即金属栅极)中的功函数金属层的是n型功函数金属材料，所述n型功函数金属材料包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、 TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。金属电极层的材料可以包括Al、W、Cu和/或其他合适的金属材料。

步骤三、采用物理气相沉积、化学气相沉积或原子层沉积等工艺，在衬底 100、栅介质层103a以及栅极103上沉积栅极隔离层103c，栅极隔离层103c的材料包括但不限于氧化硅、氮化硅和氮氧化硅。并进一步刻蚀去除衬底100表面上以及栅介质层103a和栅极103侧壁上的栅极隔离层103c，仅保留栅极103 顶面上的栅极隔离层103c，栅极隔离层103c可以保护栅极103的顶部在后续工艺中不受损伤。

步骤四、采用物理气相沉积、化学气相沉积或原子层沉积等工艺，在衬底 100、栅介质层103a、栅极103和栅极隔离层103c上沉积侧墙材料，所述侧墙材料包括但不限于氧化硅、氮化硅和氮氧化硅。并进一步刻蚀去除衬底100和栅极隔离层103c表面上的多余侧墙材料，仅保留栅介质层103a、栅极103和栅极隔离层103c侧壁上的侧墙材料，以形成侧墙103b，侧墙103b可以保护栅极 103的侧壁在后续工艺中不受损伤，同时还能用于控制源区102和漏区101与栅极103的重叠区域的宽度。

步骤五、以所述栅极104、栅极隔离层103c、侧墙103b为掩膜，对栅极103 两侧的有源区进行LDD(轻掺杂漏区)离子注入、Halo(晕环)离子注入以及源漏重掺杂离子注入等，以在所述栅极103两侧的有源区中分别形成漏区101 和源区102。此外，根据不同导电类型的晶体管元件，所述漏区101和源区102 中掺杂相应导电类型的离子，例如所述晶体管元件为N型晶体管时，则所述源/ 漏区中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管元件为P型晶体管时，则所述源/漏区中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF2⁺)离子、镓(Ga)离子、铟(In)离子。

请参考图2至11，在步骤S2中，可以采用化学气相沉积或物理气相沉积等工艺沉积第一层间介质层109，第一层间介质层109将所述漏区101、源区102 和栅极103均掩埋在内，第一层间介质层109在漏区101、源区102上的覆盖厚度高于栅极103的高度；进一步采用化学机械平坦化工艺对第一层间介质层109 的顶面进行平坦化，平坦化后的第一层间介质层109依旧将所述漏区101、源区102和栅极103均掩埋在内。

请参考图2至4以及图6，在步骤S3中，在层间介质层109中形成多个第一漏端导电插栓104、至少一个第二漏端导电插栓108以及多个源端导电插栓 105，当第二漏端导电插栓108与第一漏端导电插栓104、栅极103之间的水平距离均较大时，可以在原有掩膜板上增加一排第二漏端导电插栓108对应的图案，就可以采用同一道刻蚀工艺刻蚀层间介质层109，来同时形成第一漏端导电插栓104、第二漏端导电插栓108以及源端导电插栓105对应的接触孔，并采用同一道填充工艺向各个接触孔中填充导电材料，来同时形成第一漏端导电插栓 104、第二漏端导电插栓108以及源端导电插栓105，从而简化工艺，节约成本。但是当第二漏端导电插栓108与第一漏端导电插栓104、栅极103之间的水平距离均较小时，可以增加一张第二漏端导电插栓108对应的掩膜板，即需要先形成第二漏端导电插栓108，以增大第二漏端导电插栓108对应的接触孔的刻蚀工艺操作区，然后再采用原有的导电插栓掩膜板来形成第一漏端导电插栓104和源端导电插栓105，具体过程如下：

步骤一、可以采用化学气相沉积、物理气相沉积等工艺沉积硬掩膜层(未图示)，硬掩膜层覆盖漏区101、源区102、栅极隔离层103c和衬底100的表面，硬掩膜层的材质例如包括氧化硅、氮化硅和氮氧化硅中的至少一种。并进一步通过光刻、刻蚀工艺打开漏区101上方的硬掩膜层，形成暴露出漏区101上方的层间介质层109的表面的开口，该开口定义了第二漏端导电插栓108的位置、尺寸和形状，沿栅极方向Y的长度为现有的漏端导电插栓对应的掩膜开口的长度的2～8倍。

步骤二、以具有所述开口的硬掩膜层为掩膜，刻蚀所述第一层间介质层109 直至暴露出漏区101的表面，形成至少一个用于制作第二漏端导电插栓108的第二漏端接触孔(未图示)，当有多个第二漏端接触孔时，所有的所述第二漏端接触孔沿平行于所述栅极103的方向Y相互间隔地对齐排布，构成一排。

步骤三、通过采用物理气相沉积、化学气相沉积、原子层沉积等工艺中的任意合适工艺，在第二漏端接触孔以及硬掩膜层的表面上沉积形成金属阻挡层 (例如TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物)以及金属粘附层(W、 Ti或Ta等金属)，并进一步采用蒸镀、电镀、化学气相沉积或原子层沉积等工艺向第二漏端接触孔中填充Al、W、Cu和/或其他合适的金属材料，直至填满第二漏端接触孔，之后采用化学机械平坦化工艺去除硬掩膜层顶部的金属材料，以形成第二漏端导电插栓108，所有的第二漏端导电插栓108的底部均与漏区 101电接触。此外，为了降低第二漏端导电插栓108和漏区101之间的接触电阻，在第二漏端导电插栓108和漏区101的界面之间还可以形成包含Ti、W、Co、 Ni、Zr、Mo、Ta等金属元素中的至少一种的金属硅化物层。

步骤四、再次通过光刻、刻蚀工艺打开漏区101和源区102上方的硬掩膜层，形成暴露出源区101和第二漏端导电插栓远离栅极103一侧的漏区101上方的层间介质层109的表面的开口。

步骤五、以具有所述开口的硬掩膜层为掩膜，刻蚀所述第一层间介质层109 直至暴露出漏区101和源区102的表面，形成多个用于制作第一漏端导电插栓 104的第一漏端接触孔(未图示)以及多个用于制作源端导电插栓105的源端接触孔(未图示)，所有的所述第一漏端接触孔沿平行于所述栅极103的方向Y相互间隔地对齐排布，构成至少一排，所有的所述源端接触孔沿平行于所述栅极 103的方向Y相互间隔地对齐排布，构成至少一排。

步骤六、在第一漏端接触孔、源端接触孔以及硬掩膜层的表面上沉积形成金属阻挡层以及金属粘附层，并进一步采用蒸镀、电镀、化学气相沉积或原子层沉积等工艺向第一漏端接触孔、源端接触孔中填充Al、W、Cu和/或其他合适的金属材料，直至填满第一漏端接触孔、源端接触孔，并进一步采用化学机械平坦化工艺去除硬掩膜层及多余的金属材料，以形成第一漏端导电插栓104和源端导电插栓105，所有的第一漏端导电插栓104的底部均与漏区101电接触，所有的源端导电插栓105的底部均与源区102电接触。且所有的所述第一漏端导电插栓104沿平行于所述栅极103的方向相互间隔地对齐排布，构成平行于所述栅极103的至少一排第一漏端接触结构，并将所有的所述第二漏端导电插栓108限定于所述栅极103和最近邻所述栅极103的一排所述第一漏端接触结构之间，构成平行于所述栅极103的第二排漏端接触结构，每个所述第二漏端导电插栓108平行于所述栅极103的边的长度为所述第一漏端导电插栓104平行于所述栅极的边的长度的两倍以上，以与多个所述第一漏端导电插栓104对应，所有的所述源端导电插栓105均形成于所述源区102上方并与所述源区102 电接触，并沿平行于所述栅极103的方向相互间隔地对齐排布，并构成平行于所述栅极103的至少一排源端接触结构。

此外，为了降低接触电阻，在第一漏端导电插栓104和漏区101的界面之间以及源端导电插栓105和源区102的界面之间还可以形成金属硅化物层。

请参考图2至4以及图6，在步骤S4中，可以采用化学气相沉积或物理气相沉积等工艺沉积第二层间介质层110，进一步采用化学机械平坦化工艺对第二层间介质层110的顶面进行平坦化，平坦化后的第二层间介质层110将所述第一层间介质层109、第一漏端导电插栓104、源端导电插栓105和第二漏端导电插栓108掩埋在内。

请参考图2至11，在步骤S5中，通过掩膜、光刻、刻蚀等工艺，刻蚀源区 102和漏区101上方的第二层间介质层110形成接触沟槽，并进一步采用金属填充工艺在接触沟槽中填充金属，进而形成漏端金属层106和源端金属层107于所述第二层间介质层110中，所述漏端金属层106形成于所有的所述第一漏端接触结构和所述第二漏端接触结构上方，并与所有的所述第一漏端导电插栓104 和所有的所述第二漏端导电插栓108电接触，所述源端金属层107形成于所有的所述源端接触结构上，并与所有的所述源端导电插栓105电接触。

上述实施例中，源端导电插栓105和第一漏端导电插栓104采用同道工艺形成，在本实用新型的其他实施例中，源端导电插栓105也可以和第二漏端导电插栓108采用同道工艺形成，这种情况下，需要两张新的掩膜板，一张掩膜板上具有源端导电插栓105和第二漏端导电插栓108对应的图案，另一张上具有第一漏端导电插栓104对应的图案，成本相对较高。

本实用新型的用于静电保护的晶体管元件的制备方法，实质上是维持现有技术中的源区和漏区上的普通导电插栓的形状、尺寸和结构，仅仅在漏区上原有的最靠近栅极的一排普通导电插栓(即第一漏端导电插栓)和栅极之间增加一排加长的导电插栓(即第二漏端导电插栓)，每个加长的导电插栓沿栅极方向的长度为原有的普通导电插栓沿栅极方向的长度的2～8倍，由此可以通过加长的导电插栓和源端导电插栓之间建立更宽且更加均匀的电流释放路径，能够改善静电放电泄流时的电流分布和泄流均匀性，避免ESD泄放电流全部浪涌到某个或某几个所述源端导电插栓处，从而提高ESD防护能力以及器件寿命。因此，本实用新型的用于静电保护的晶体管元件的制备方法，工艺简单，甚至可以仅仅改变用于制作导电插栓的掩膜板图案，就可以实现。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。