电耦接结构、半导体装置和电子设备的制作方法

本公开涉及一种电耦接结构、半导体装置和电子设备。

背景技术：

近年来，半导体装置(例如，固态成像装置和集成电路)的小型化一直在推进。因此，对于电耦接诸如电极或布线的金属和诸如阱的半导体的接触结构，减少耦接面积一直在推进。

因此，为了降低不同种类的材料(例如，金属和半导体)之间的接触电阻，例如，已经提出了金属-绝缘体-半导体(mis)接触技术。在mis接触技术中，超薄绝缘体设置在金属和半导体之间，这使得有可能降低由金属和半导体的直接结合引起的肖特基电阻。

同时，如下面提到的ptl1中所描述的，二维材料(例如，石墨烯)近年来引起了关注。二维材料具有层状结构，在层状结构中层叠具有二维结构的单元层，并且具有取决于层状结构的特定性质，因此，作为可以在半导体装置中产生突破的下一代材料，已经引起了关注。

引用列表

专利文献

ptl1：日本未审查专利申请公开第2015-90984号

技术实现要素：

本发明要解决的问题

在此处，在上述mis接触技术中，在金属和半导体之间的绝缘体的膜厚过厚的情况下，由隧道电阻引起电流损失。此外，在金属和半导体之间的绝缘体的膜厚过薄的情况下，不能获得降低肖特基电阻的效果。即，在上述mis接触技术中，由于绝缘体的膜厚的变化，电阻有很大的变化；因此，难以稳定地降低金属和半导体的接触电阻。

因此，期望金属和半导体的耦接结构具有低阻抗和稳定的耦接结构。这种耦接结构有可能通过在最近开发的下一代材料中应用知识来实现。

因此，本公开提出了一种新颖且改进的电耦接结构，该结构使得能够在金属和半导体之间稳定地形成低阻抗耦接结构；以及包括该耦接结构的半导体装置和电子设备。

解决问题的方法

根据本公开，提供了一种电耦接结构，包括：半导体层；金属层；以及中间层，中间层保持在半导体层和金属层之间并且包括设置在半导体层侧的绝缘层和设置在金属层侧的二维材料层。

此外，根据本公开，提供了一种半导体装置，包括将半导体层和金属层彼此电耦接的接触结构。接触结构包括中间层，中间层保持在半导体层和金属层之间并且包括设置在半导体层侧的绝缘层和设置在金属层侧的二维材料层。

提供了一种电子设备，包括将半导体层和金属层彼此电耦接的接触结构。接触结构包括中间层，中间层保持在半导体层和金属层之间并且包括设置在半导体层侧的绝缘层和设置在金属层侧的二维材料层。

根据本公开，可以将中间层的膜厚范围延伸到更厚的膜侧，这使得可以减小金属和半导体之间的接触电阻。因此，根据本公开，可以使中间层沉积时的工艺余量更大。

本发明的效果

如上所述，根据本公开，可以在金属和半导体之间稳定地形成低阻抗耦接结构。

应当注意，上述效果不一定是限制性的；与上述效果一起，或者代替上述效果，可以实现本说明书中描述的任何效果或者可以从本说明书中掌握的其他效果。

附图说明

[图1]图1是描述根据本公开的第一实施方式的电耦接结构的配置的示意性截面图；

[图2a]图2a是仅通过绝缘层的电耦接结构的示意性纵向截面图；

[图2b]图2b是仅通过二维材料层的电耦接结构的示意性纵向截面图；

[图3]图3是示出保持在半导体层和金属层之间的层的膜厚与图1至图2b所示的每个电耦接结构中的耦接结构的电阻之间的关系的说明图；

[图4]图4是示出通过保持在半导体层和金属层之间的层的膜厚与图3的曲线图中示意性示出的耦接结构的电阻之间的关系的实际模拟而确认的结果的曲线图；

[图5]图5是示意性示出根据本公开的第二实施方式的半导体装置的第一结构示例的纵向截面图；

[图6a]图6a是描述制造根据结构示例的半导体装置的一个步骤的示意性纵向截面图；

[图6b]图6b是描述制造根据结构示例的半导体装置的一个步骤的示意性纵向截面图；

[图6c]图6c是描述制造根据结构示例的半导体装置的一个步骤的示意性纵向截面图；

[图6d]图6d是描述制造根据结构示例的半导体装置的一个步骤的示意性纵向截面图；

[图6e]图6e是描述制造根据结构示例的半导体装置的一个步骤的示意性纵向截面图；

[图7a]图7a是示出根据结构示例的半导体装置的修改示例的纵向截面图；

[图7b]图7b是示出根据结构示例的半导体装置的另一修改示例的纵向截面图；

[图8]图8是示意性示出根据本公开的第二实施方式的半导体装置的第二结构示例的纵向截面图；

[图9a]图9a是描述制造根据结构示例的半导体装置的一个步骤的示意性纵向截面图；

[图9b]图9b是描述制造根据结构示例的半导体装置的一个步骤的示意性纵向截面图；

[图9c]图9c是描述制造根据结构示例的半导体装置的一个步骤的示意性纵向截面图；

[图10a]图10a是根据本公开的第二实施方式的半导体装置适用的电子设备的示例的外观示图；

[图10b]图10b是根据该实施方式的半导体装置适用的电子设备的另一示例的外观示图；

[图10c]图10c是根据该实施方式的半导体装置适用的电子设备的又一示例的外观示图。

具体实施方式

在下文中，参考附图详细描述了本公开的一些优选实施方式。应当注意，在本说明书和附图中，具有基本相同功能配置的组件分配有相同的附图标记，因此省略了重复描述。

应当注意，在以下描述中提及的附图中，为了方便描述，一些组成构件的尺寸可能夸大。因此，每个附图中示出的组成构件的相对尺寸不一定表示实际组成构件之间的精确尺寸关系。此外，在以下描述中，基板或层层叠的方向可以称为向上方向。

应当注意，按以下顺序给出描述。

1.第一实施方式

1.1.本实施方式的配置

1.2.本实施方式的工作机制

2.第二实施方式

2.1.第一结构示例

2.2.第二结构示例

3.应用示例

<1.第一实施方式>

(1.1.本实施方式的配置)

首先，参考图1描述根据本公开的第一实施方式的电耦接结构的配置。图1是描述根据本公开的第一实施方式的电耦接结构的配置的示意性截面图。

如图1所示，根据本实施方式的电耦接结构100是通过包括绝缘层121和二维材料层123的中间层120将半导体层110和金属层130电耦接的耦接结构。

半导体层110是例如在半导体装置中实现诸如放大、整流、开关、发光或光电转换的功能的功能层。半导体层110可以包括单独用作半导体的单质半导体(elementalsemiconductor)或者通过离子结合多个原子而制成用作半导体的化合物半导体。此外，某种导电类型的掺杂物可以引入半导体层110。例如，可以将诸如硼(b)或铝(a1)的p型杂质或者诸如磷(p)或砷(as)的n型杂质引入半导体层110。应当注意，在某种导电类型的掺杂物引入半导体层110的情况下，某种导电类型的掺杂物的浓度可以是低浓度或高浓度。

单质半导体的示例可以包括第iv族半导体，例如si和ge。化合物半导体的示例可以包括第iii-v族化合物(例如，gaas、gan和inp)、第iv族化合物半导体(例如，sic和sige)以及第ii-vi族半导体(例如，znse、cds和zno)。

金属层130用作例如在半导体装置中传输电流或信号的布线或电极。例如，金属层130可以包括单一金属材料，或者可以包括多种金属材料的层叠结构。作为包括在金属层130中的金属材料，例如，可以使用诸如w、cu、ti、al、pt和au的金属材料或者诸如tin和tan的金属化合物。

根据本实施方式的电耦接结构100在包括彼此不同种类的材料的半导体层110和金属层130之间形成阻抗减小的适当的耦接结构。根据本实施方式，可以电耦接包括任何半导体材料的半导体层110和包括具有低阻抗的任何金属材料的金属层130。

中间层120是保持(hold，夹持)在半导体层110和金属层130之间的超薄膜层。

在此处，在半导体层110和金属层130直接结合的情况下，在半导体层110和金属层130的结合界面处，金属层130的电子的波函数穿透到半导体层110中，这导致称为费米能级钉扎(flp)现象的出现，即金属材料的表观功函数(apparentworkfunction)增加。因此，在半导体层110和金属层130直接结合的情况下，由于肖特基势垒，半导体层110和金属层130之间的电阻变高。

在根据本实施方式的电耦接结构100中，中间层120设置在半导体层110和金属层130之间，这使得能够抑制flp的出现并减少半导体层110和金属层130之间的电阻。

在本实施方式中，中间层120包括设置在半导体层110侧的绝缘层121和设置在金属层130侧的二维材料层123。具体地，可以通过从半导体层110侧朝向金属层130侧依次层叠绝缘层121和二维材料层123，来形成中间层120。根据这种配置，即使在包括超薄膜的中间层120的膜厚变化的情况下，根据本实施方式的电耦接结构100也能够稳定地减小半导体层110和金属层130之间的阻抗。

在中间层120中，绝缘层121设置在与半导体层110接触的一侧，二维材料层123设置在与金属层130接触的一侧。具体地，绝缘层121设置在半导体层110上，二维材料层123设置在绝缘层121上。此外，金属层130设置在二维材料层123上。

设置绝缘层121以增强半导体层110和二维材料层123的结合。二维材料层123中包括的二维材料倾向于结合到绝缘体，而不是半导体。因此，二维材料层123可以比在半导体层110上更容易地形成在绝缘层121上。

应当注意，绝缘层121可以设置在二维材料层123和金属层130之间。在这种情况下，绝缘层121能够增强二维材料层123和金属层130的结合。

绝缘层121可以包括绝缘氧化物材料。例如，绝缘层121可以包括过渡金属、碱金属(basemetal)或半金属或者其混合物的氧化物。过渡金属氧化物的示例可以包括tio2、hfo2、zro2、sc2o3、y2o3、la2o3、ta2o5等。碱金属的氧化物或半金属的氧化物的示例可以包括al2o3、ga2o3、sio2、geo2等。过渡金属、碱金属或半金属混合物的氧化物的示例可以包括hfsio等。

在绝缘层121包括过渡金属氧化物的情况下，过渡金属氧化物具有较小的带隙，因此绝缘层121能够进一步增加隧道电流并进一步降低阻抗。此外，即使过渡金属氧化物与半导体层110接触，它也是热稳定的，因此绝缘层121能够进一步稳定半导体层110和金属层130的耦接结构。

绝缘层121可以具有例如0.1nm以上但不超过3.0nm的膜厚。在绝缘层121的膜厚小于0.1nm的情况下，难以将绝缘层121形成为薄膜的形式。此外，在绝缘层121的膜厚超过3.0nm的情况下，中间层120的整个膜厚变厚，因此隧道电阻变高，并且半导体层110和金属层130之间的电阻变高。为了更稳定地使电耦接结构100的阻抗低，绝缘层121的膜厚可以是例如0.5nm以上但不超过1.0nm。

二维材料层123包括具有层状结构的二维材料，在层状结构中层叠具有二维结构的单元层。二维材料具有随着层叠的单元层的数量增加(即膜厚增加)，带隙的尺寸变小的特性。中间层120包括二维材料层123，二维材料层123包括具有这种特性的二维材料，因此能够减轻与膜厚增加相关联的隧道电阻的增加。因此，包括二维材料层123的中间层120使得能够提高膜厚范围的上限，该上限允许实现半导体层110和金属层130之间的低阻抗状态。

包含在二维材料层123中的二维材料是具有层状结构的材料，在层状结构中层叠具有二维结构的单元层。具体地，二维材料层123中包括的二维材料的示例可以包括单原子层状物质或其类似化合物、过渡金属二硫化物等。

单原子层状物质或其类似化合物的示例包括石墨烯、黑磷、硅烯、六方氮化硼(hbn)等。这些物质或化合物具有这样的结构，其中均具有通过共价键形成的二维晶体结构的单层，层叠在该结构中并且通过范德华力彼此结合。

过渡金属二硫化物具体是由化学式mx2表示的材料。在此处，m是过渡金属元素，例如，sc、ti、v、cr、mn、fe、co、ni、cu、ge、zr、nb、mo、ru、rh、pd、sn、hf、ta、w、re、os、ir、pt、au、hg或pb；并且x是硫族元素，例如，s、se或te。更具体地，包含在二维材料层123中的二维材料可以是crs2、crse2、crte2、hfs2、hfse2、hfte2、mos2、mose2、mote2、nis2、nise2、sns2、snse2、tis2、tise2、tite2、ws2、wse2、zrs2、zrse2和zrte2中的任何一种。

在二维材料层123包括上述过渡金属二硫化物的情况下，过渡金属二硫化物能够通过原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等方式来沉积，这使得能够更容易地形成半导体层110和金属层130的耦接结构。

此外，在二维材料层123包括过渡金属二硫化物的情况下，通过考虑包括在半导体层110和金属层130中的材料的相应特性，可以选择二维材料层123的材料，以允许形成更合适的电耦接结构。

例如，当x以s、se和te的顺序变化时，由化学式mx2表示的过渡金属二硫化物的导带移动到较浅的能量区域。因此，在半导体层110和金属层130中包括的材料的相应费米能级深的情况下(例如，在金属材料是pt、ni、au等的情况下)，由ms2表示的材料(即，x＝s)可以用作二维材料层123中包括的过渡金属二硫化物。在这种情况下，可以使包括在半导体层110和金属层130中的材料的相应费米能级和包括在二维材料层123中的过渡金属二硫化物的导带的能量区域的能级存在更紧密。

如上所述，二维材料的特征在于，随着单元层的层叠数量增加，带隙变小。然而，在二维材料层123的单元层的层叠数量超过10个的情况下，中间层120的整个膜厚变厚，因此隧道电阻变高超过了由带隙减小产生的电阻减小，并且半导体层110和金属层130之间的电阻变高。因此，二维材料层123的单元层的层叠数量的上限可以设置为10个，并且二维材料层123的单元层的层叠数量范围可以设置为一个以上但不超过10个。应当注意，二维材料层123的单元层表示形成二维材料的二维结构的原子的一个重复循环。

此外，二维材料层123可以具有0.5nm以上但不超过5.0nm的膜厚。在二维材料层123的膜厚小于0.5nm的情况下，二维材料层123变成过薄的薄膜，因此可能不能形成二维材料层123的单元层。此外，在二维材料层123的膜厚超过5.0nm的情况下，中间层120的整个膜厚变厚，因此隧道电阻变高，并且半导体层110和金属层130之间的电阻可能变高。

此外，中间层120的总膜厚可以是0.6nm以上但不超过5.0nm。在中间层120的膜厚小于0.6nm的情况下，有可能不能防止金属层130的电子的波函数渗透到半导体层110侧，并且flp不能解除针扎。此外，在中间层120的膜厚超过5.0nm的情况下，中间层120的整个膜厚变厚，因此隧道电阻变高，并且半导体层110和金属层130之间的电阻可能变高。

根据这种配置，根据本实施方式的电耦接结构100使得能够以较低阻抗电耦接作为半导体层110和金属层130的不同种类的材料。

此外，在根据本实施方式的电耦接结构100中，保持在半导体层110和金属层130之间的中间层120即使具有较厚的膜厚，也能够维持低阻抗状态，而不增加隧道电阻。因此，电耦接结构100使得可以防止电阻状态由于中间层120的膜厚变化而改变，并且还可以增加在形成中间层120时的工艺余量。

具体地，可以将中间层120的最佳膜厚的范围扩大约1nm至2nm，这使得可以使在形成中间层120时的工艺余量更大。例如，如上所述，在中间层120的膜厚为0.6nm至5.0nm的情况下，根据本实施方式，可以将中间层120的膜厚的余量扩大约40％至100％。

因此，根据本实施方式的电耦接结构100使得能够更稳定地电耦接半导体层110和金属层130。

(1.2.本实施方式的工作机制)

随后，参考根据另一结构示例的耦接结构描述允许半导体层110和金属层130以低阻抗电耦接的工作机制。

图2a是仅通过绝缘层耦接半导体层110和金属层130的电耦接结构的示意性纵向截面图，以及图2b是仅通过二维材料层耦接半导体层110和金属层130的电耦接结构的示意性纵向截面图。

首先，如图2a所示，电耦接结构101是所谓的mis接触结构，其中，只有绝缘层121保持在半导体层110和金属层130之间。

半导体层110和金属层130基本上类似于图1所示的电耦接结构100的那些，因此在此处省略了其描述。

绝缘层121可以包括过渡金属、碱金属或半金属或者其混合物的氧化物。过渡金属氧化物的示例可以包括tio2、hfo2、zro2、sc2o3、y2o3、la2o3、ta2o5等。碱金属氧化物或半金属氧化物的示例可以包括al2o3、ga2o3、sio2、geo2等。过渡金属、碱金属或半金属的混合物氧化物的示例可以包括hfsio等。

此外，如图2b所示，电耦接结构102是接触结构，其中，只有二维材料层123保持在半导体层110和金属层130之间。

半导体层110和金属层130基本上类似于图1所示的电耦接结构100的那些，因此在此处省略了其描述。

二维材料层123包括具有层状结构的二维材料，在层状结构中层叠具有二维结构的单元层。包含在二维材料层123中的二维材料是具有层状结构的材料，在层状结构中层叠具有二维结构的单元层。二维材料层123中包括的二维材料可以具体为单原子层状物质或其类似化合物、过渡金属二硫化物等。

过渡金属二硫化物具体是由化学式mx2表示的材料。在此处，m是过渡金属元素，例如，sc、ti、v、cr、mn、fe、co、ni、cu、ge、zr、nb、mo、ru、rh、pd、sn、hf、ta、w、re、os、ir、pt、au、hg或pb；并且x是硫族元素，例如，s、se或te。更具体地，包含在二维材料层123中的二维材料可以是crs2、crse2、crte2、hfs2、hfse2、hfte2、mos2、mose2、mote2、nis2、nise2、sns2、snse2、tis2、tise2、tite2、ws2、wse2、zrs2、zrse2和zrte2中的任何一种。

在此处，关于根据本实施方式的电耦接结构100和上述电耦接结构101和102中的每一个，参考图3描述保持在半导体层110和金属层130之间的层的膜厚与耦接结构的电阻之间的关系。图3是示出保持在半导体层和金属层之间的层的膜厚与图1至图2b所示的每个电耦接结构中的耦接结构的电阻之间的关系的说明图。

在图3中，仅使用绝缘层121的电耦接结构101的能量图的示意图被示为部分“a”；仅使用二维材料层123的电耦接结构102的能量图的示意图被示为部分“b”；并且根据本实施方式的电耦接结构100的能量图的示意图被示为部分“c”。

如图3所示，在保持在半导体层110和金属层130之间的层仅是绝缘层121的情况下(部分“a”的情况)，如果膜厚如(1)所示，则半导体层110和金属层130直接结合，因此flp出现在半导体层110和金属层130的结合界面处。因此，如果膜厚如(1)所示，则半导体层110和金属层130之间的电阻由于肖特基势垒而变高。

如果膜厚如(2)所示，则位于半导体层110和金属层130之间的层的膜厚为薄，并且因此不足以在半导体层110和金属层130的结合界面处去针扎flp。因此，由于肖特基势垒，半导体层110和金属层130之间的电阻保持相对高。

如果膜厚如(3)所示，则位于半导体层110和金属层130之间的层的膜厚是适于在半导体层110和金属层130的结合界面处去针扎flp的膜厚。因此，从金属层130穿出的电子的波函数不会到达半导体层110，因此不会出现flp。此外，保持在半导体层110和金属层130之间的层的膜厚足够薄，因此半导体层110和金属层130之间的隧道距离短，并且可以导致隧道电流流动。因此，可以减少半导体层110和金属层130之间的电阻。

在此处，如果膜厚如(4)所示，则位于半导体层110和金属层130之间的层的膜厚是适于在半导体层110和金属层130的结合界面处去针扎flp的膜厚。因此，从金属层130穿出的电子的波函数不会到达半导体层110，因此不会出现flp。然而，在保持在半导体层110和金属层130之间的层是绝缘层121的情况下(部分“a”的情况)，随着绝缘层121的膜厚增加，隧道距离变长，隧道电阻变高；因此，半导体层110和金属层130之间的电阻变高。

同时，在保持在半导体层110和金属层130之间的层包括二维材料层123的情况下(部分“b”或部分“c”的情况)，随着二维材料层123的膜厚增加，二维材料层123的带隙变小，并且二维材料层123的隧道势垒变低。电子隧穿超薄膜(例如，二维材料层123)的概率与隧道距离和隧道势垒高度的乘积成指数比例。因此，在使用二维材料层123的情况下(部分“b”或部分“c”的情况)，与膜厚的增加相关联的隧道电阻的增加比仅使用绝缘层121的情况(部分“a”的情况)更慢；因此，可以抑制半导体层110和金属层130之间电阻的增加。

因此，在二维材料层123设置在半导体层110和金属层130之间的情况下，与仅绝缘层121设置在半导体层110和金属层130之间的情况相比，隧道势垒由于膜厚的增加而变得更低，因此电耦接结构使得即使具有更厚的膜厚，也能够使隧道电流在半导体层110和金属层130之间流动。

应当注意，如果膜厚如(5)所示，则位于半导体层110和金属层130之间的层的膜厚足够厚，并且隧道距离变长。因此，在绝缘层121和二维材料层123的两种情况下，隧道电阻变高。因此，半导体层110和金属层130之间的电阻变高。

即，通过平衡与半导体层110和金属层130之间的flp去针扎相关联的肖特基电阻的减小、和由于保持在半导体层110和金属层130之间的层的膜厚的增加而导致的隧道电阻的增加，可以将半导体层110和金属层130的耦接结构置于低阻抗状态。

在图3所示的曲线图中，“sch”表示与半导体层110和金属层130之间的flp去针扎相关联的肖特基电阻的降低；“tins”表示与保持在半导体层110和金属层130之间的绝缘层121的膜厚增加相关联的隧道电阻的增加；以及“ttmd”表示与保持在半导体层110和金属层130之间的二维材料层123的膜厚增加相关联的隧道电阻的增加。

参考图3，“ttmd”在与膜厚增加相关的电阻增加方面比“tins”慢，因此，“sch”和“ttmd”之和的曲线b在与膜厚增加相关的电阻增加方面比“sch”和“tins”之和的曲线a慢。因此，二维材料层123具有比绝缘层121更宽的膜厚范围，当位于半导体层110和金属层130之间时，该膜厚允许耦接结构进入低阻抗状态。

在根据本实施方式的电耦接结构100中，减小半导体层110和金属层130之间的电阻的工作机制如图3的部分“c”所示，类似于仅二维材料层123位于半导体层110和金属层130之间的情况下的部分“b”。然而，考虑到二维材料层123和半导体层110以及金属层130的结合强度，在仅二维材料层123形成在半导体层110和金属层130之间的情况下，存在二维结构可能没有适当形成并且电阻可能没有减小的可能性。在根据本实施方式的电耦接结构100中，作为中间层120，绝缘层121和二维材料层123设置在半导体层110和金属层130之间，从而使得能够更稳定地减小半导体层110和金属层130之间的电阻。

图4示出了通过对保持在半导体层和金属层之间的层的膜厚与图3的曲线图中示意性示出的耦接结构的电阻之间的关系的实际模拟而确认的结果。在图4中，“a”表示结合的金属-绝缘体-半导体的耦接结构的模拟结果；“b”表示结合的金属-二维材料层(tmd)-半导体的耦接结构的模拟结果。此外，图4的曲线图的横轴以相对比例表示绝缘体或二维材料层的膜厚，而图4的曲线图的纵轴以对数相对比例表示电阻率。

如图4所示，同样通过模拟，确认结合的金属-二维材料层(tmd)-半导体的耦接结构与结合的金属-绝缘体-半导体的耦接结构相比，与绝缘体或二维材料层的膜厚增加相关联的电阻增加较小。因此，应当理解，即使在二维材料层的膜厚较厚的情况下，通过二维材料层的金属和半导体的耦接结构也能够实现比通过绝缘体的金属和半导体的耦接结构更低的电阻。

<2.第二实施方式>

随后，参考图5至图9c描述根据本公开的第二实施方式的半导体装置。根据本实施方式的半导体装置是包括第一实施方式中描述的半导体层110和金属层130的电耦接结构的各种半导体装置中的任何一种，例如，各种场效应晶体管(fet)、二极管、双极晶体管、固态成像装置、存储装置和运算单元。

例如，根据本实施方式的半导体装置可以是包括第一实施方式中描述的电耦接结构的各种晶体管(例如，平面fet、鳍状fet和栅全向(gaa)fet)、各种二极管(例如，整流二极管、光电二极管和发光二极管)、pnp型或npn型双极晶体管、图像传感器等中的任何一种。

下面，以平面fet作为根据本实施方式的半导体装置的示例，描述第一和第二结构示例。

(2.1.第一结构示例)

首先，参考图5描述根据第一结构示例的半导体装置。图5是示意性示出根据第一结构示例的半导体装置的配置的纵向截面图。

如图5所示，根据第一结构示例的半导体装置包括半导体基板200、栅极绝缘体231、栅电极230、侧壁241、源区域210s、漏区域210d、绝缘层251、二维材料层253、电极260和层间绝缘体243。在此处，形成在半导体基板200上的源区域210s或漏区域210d、绝缘层251、二维材料层253和电极260形成根据第一实施方式的电耦接结构100。

应注意，下面描述的“第一导电类型”表示“p型”或“n型”，而“第二导电类型”表示不同于“第一导电类型”的另一种类型。即，在“第一导电类型”是“p型”的情况下，“第二导电类型”是“n型”。在“第一导电类型”是“n型”的情况下，“第二导电类型”是“p型”。

半导体基板200是包括单质半导体或化合物半导体的基板。半导体基板200可以是包括例如第iv族半导体诸如si或ge的基板。或者，半导体基板200可以是包括例如第iii-v族化合物(例如，gaas、gan或inp)、第iv族化合物半导体(例如，sic或sige)或者第ii-vi族半导体(例如，znse、cds或zno)的基板。半导体基板200可以通过掺杂第一导电类型掺杂物(例如，p型掺杂物(例如，硼(b)或铝(a1)))来激活。

栅极绝缘体231包括绝缘材料并且设置在半导体基板200上。栅极绝缘体231可以包括例如无机绝缘材料，例如，siox或sinx，或者可以包括高介电材料，例如，hfox。此外，栅极绝缘体231可以是单层膜，或者可以是包括多种材料的多层膜。

栅电极230包括导电材料并且设置在栅极绝缘体231上。栅电极230可以包括多晶硅，或者可以包括金属材料(例如，w、cu、ti、al、pt或au)或者金属化合物，例如，tin或tan。

侧壁241是包括绝缘材料的侧壁并且设置在从半导体基板200的表面突出的栅极绝缘体231和栅电极230的相应侧表面上。具体地，可以通过在将绝缘膜沉积在半导体基板200的整个表面上以及在其上形成有栅电极230之后，执行垂直各向异性蚀刻，来形成侧壁241。例如，侧壁241可以包括无机绝缘材料，例如，siox或sinx。

当半导体基板200掺杂有第二导电类型掺杂物时，侧壁241用作阻挡第二导电类型掺杂物的掩模。通过使用侧壁241，可以以自对准的方式形成源区域210s和漏区域210d。

源区域210s和漏区域210d是掺杂有第二导电类型掺杂物的区域，并且设置在半导体基板200的夹持栅电极230而相对的两侧。源区域210s和漏区域210d能够例如通过半导体基板200的掺杂有第二导电类型掺杂物(例如，n型掺杂物(例如，磷(p)或砷(as)))的预定区域来形成。

应当注意，在源区域210s和漏区域210d之间与设置有栅电极230的区域，可以形成具有以低浓度引入其中的第二导电类型掺杂物的轻掺杂漏(ldd)区域。

层间绝缘体243包括绝缘材料并且设置在半导体基板200上，以填充除了设置有栅电极230的区域之外的区域。层间绝缘体243将耦接到栅电极230和电极260的相应布线与半导体基板200电隔离，从而使得能够在半导体装置中进行三维布线耦接。层间绝缘体243可以包括例如无机绝缘材料，例如，siox或sinx。

如上所述，绝缘层251包括绝缘氧化物材料。例如，绝缘层251可以沿着设置在层间绝缘体243上的开口的内壁设置在半导体基板200上，以电耦接源区域210s或漏区域210d和电极260。

如上所述，二维材料层253包括二维材料。例如，二维材料层253可以沿着设置在层间绝缘体243上的开口的内壁设置在绝缘层251上，以电耦接源区域210s或漏区域210d和电极260。

电极260是用于从源区域210s或漏区域210d汲取信号或电流的电极。具体地，电极260可以通过用金属材料填充设置在层间绝缘体243上的开口来形成，以使源区域210s或漏区域210d露出。电极260可以包括例如金属材料(例如，w、cu、ti、al、pt或au)或者金属化合物，例如，tin或tan。

在根据第一结构示例的半导体装置中，半导体基板200的源区域210s或漏区域210d、绝缘层251、二维材料层253和电极260的层叠结构可以由根据第一实施方式的电耦接结构100形成。

随后，参考图6a至图6e描述根据第一结构示例的半导体装置的制造方法。图6a至图6e是描述制造根据第一结构示例的半导体装置的步骤的示意性纵向截面图。

首先，如图6a所示，通过公知方法的方式形成场效应晶体管，并且用层间绝缘体243进行填充。例如，在栅极绝缘体231和栅电极230沉积在掺杂有第一导电类型掺杂物的半导体基板200上之后，形成侧壁241。此后，以栅电极230和侧壁241作为掩模，半导体基板200掺杂有第二导电类型掺杂物，从而形成源区域210和漏区域210d。此外，层间绝缘体243形成在源区域210s和漏区域210d上，以填充除了设置有栅电极230的区域之外的区域。

然后，如图6b所示，在层间绝缘体243上形成开口245，以使源区域210s和漏区域210d露出。具体地，用图案化掩模执行干法蚀刻，从而在层间绝缘体243的部分上形成开口245。

此后，如图6c所示，绝缘层251和二维材料层253依次沉积在层间绝缘体243的整个表面上，包括开口245和栅电极230。具体地，通过原子层沉积(ald)的方式，绝缘层251和二维材料层253均能够均匀地形成厚度为几nm的薄膜。然而，如果能够在暴露在开口245底部的源区域210s和漏区域210d的相应部分上形成均匀的薄膜，则绝缘层251和二维材料层253可以通过化学气相沉积(cvd)、物理气相沉积等方式形成。

接下来，如图6d所示，形成电极260。具体地，金属材料沉积在二维材料层253上，以填充设置在层间绝缘体243上的开口245，从而形成电极260。

此后，如图6e所示，通过化学机械抛光(cmp)等方式对半导体装置的表面进行平坦化。具体地，通过cmp方式抛光电极260、二维材料层253和绝缘层251，直到露出栅电极230，从而对半导体装置的表面进行平坦化。

通过上述步骤，能够制造根据本实施方式的半导体装置。应当注意，在图6e的步骤之后，执行布线步骤，从而形成栅电极230和电极260以及各种布线的电耦接。

此外，参考图7a和图7b描述根据第一结构示例的半导体装置的修改示例。图7a是示出根据第一结构示例的半导体装置的修改示例的纵向截面图，并且图7b是示出根据第一结构示例的半导体装置的另一修改示例的纵向截面图。

例如，如图7a所示，在半导体装置中，凸起的源区域211s和凸起的漏区域211d可以形成在源区域210s和漏区域210d的相应表面上。例如，通过使半导体材料(例如，si或sige)在源区域210s和漏区域210d的相应表面上外延生长，形成凸起的源区域211s和凸起的漏区域211d。通过形成凸起的源区域211s和凸起的漏区域211d，图7a所示的半导体装置使得能够抑制由栅极长度的小型化引起的短沟道效应。

在这种半导体装置中，凸起的源区域211s或凸起的漏区域211d、绝缘层251、二维材料层253和电极260的层叠结构可以由根据第一实施方式的电耦接结构100形成。

或者，例如，如图7b所示，在半导体装置中，代替源区域210s和漏区域210d，可以在半导体基板200中形成嵌入的源区域213s和嵌入的漏区域213d。例如，在通过蚀刻来去除对应于半导体基板200的源区域210s和漏区域210d的区域之后，通过用半导体材料(例如，si或sige)填充去除的区域并使半导体材料外延生长，来形成嵌入的源区域213s和嵌入的漏区域213d。通过形成嵌入的源区域213s和嵌入的漏区域213d，图7b所示的半导体装置使得可以抑制由栅极长度的小型化引起的短沟道效应。

在这种半导体装置中，嵌入的源区域213s或嵌入的漏区域213d、绝缘层251、二维材料层253和电极260的层叠结构可以由根据第一实施方式的电耦接结构100形成。

(2.2.第二结构示例)

随后，参考图8描述根据第二结构示例的半导体装置。图8是示意性示出根据第二结构示例的半导体装置的配置的纵向截面图。

如图8所示，根据第二结构示例的半导体装置包括半导体基板200、栅极绝缘体231、栅电极230、侧壁241、源区域210s、漏区域210d、绝缘层251、二维材料层253、电极260和层间绝缘体243。在此处，形成在半导体基板200上的源区域210s或漏区域210d、绝缘层251、二维材料层253和电极260形成根据第一实施方式的电耦接结构100。

与根据第一结构示例的半导体装置相比，根据第二结构示例的半导体装置仅绝缘层251和二维材料层253的形成区域不同，并且其其他配置基本上类似于第一结构示例的配置。因此，对形成绝缘层251和二维材料层253的区域进行描述，并且在此处省略对其他配置的描述。

如图8所示，绝缘层251和二维材料层253设置在半导体基板200的源区域210s和漏区域210d上。

即，在根据第二结构示例的半导体装置中，绝缘层251和二维材料层253预先形成在半导体基板200上，并且在形成开口245以使绝缘层251和二维材料层253露出之后，形成电极260以填充开口245。同时，在根据第一结构示例的半导体装置中，在形成开口245以使半导体基板200露出之后，绝缘层251和二维材料层253形成在每个开口245内部，并且形成电极260以填充开口。

同样在根据第二结构示例的半导体装置中，与根据第一结构示例的半导体装置一样，半导体基板200的源区域210s或漏区域210d、绝缘层251、二维材料层253和电极260的层叠结构可以由根据第一实施方式的电耦接结构100形成。

随后，参考图9a至图9c描述制造根据第二结构示例的半导体装置的方法。图9a至图9c是描述制造根据第二结构示例的半导体装置的步骤的示意性纵向截面图。

如图9a所示，通过公知方法的方式形成场效应晶体管，并且执行绝缘层251和二维材料层253的沉积。例如，在栅极绝缘体231和栅电极230沉积在掺杂有第一导电类型掺杂物的半导体基板200上之后，形成侧壁241。此后，以栅电极230和侧壁241作为掩模，半导体基板200掺杂有第二导电类型掺杂物，从而形成源区域210s和漏区域210d。此外，通过ald的方式，绝缘层251和二维材料层253在源区域210s和漏区域210d上依次形成。应当注意，绝缘层251和二维材料层253可以通过cvd、pvd等方式形成。

然后，如图9b所示，在层间绝缘体243沉积在源区域210s和漏区域210d上之后，开口245形成在层间绝缘体243上，以使二维材料层253露出。具体地，首先，层间绝缘体243形成在二维材料层253上以填充除了设置有栅电极230的区域之外的区域。此后，用图案化掩模进行干蚀刻，从而在层间绝缘体243的部分上形成开口245以使二维材料层253露出。应当注意，可以将所谓的自对准接触(sac)工艺应用于开口245的形成。

此后，如图9c所示，形成电极260。具体地，金属材料沉积在二维材料层253上以填充设置在层间绝缘体243上的开口245，从而形成电极260。此后，通过cmp等方式平坦化半导体装置的表面。具体地，通过cmp的方式抛光电极260，直到露出栅电极230，从而使半导体装置的表面平坦化。

通过上述步骤，能够制造根据本实施方式的半导体装置。应当注意，在图9c的步骤之后，执行布线步骤，从而形成栅电极230和电极260以及各种布线的电耦接。

在根据第一结构示例的半导体装置中，与第二结构示例不同，在为形成开口245而执行的蚀刻中，不需要精确控制蚀刻，并且不损坏二维材料层253。因此，根据第一结构示例，不必考虑蚀刻选择性等，这使得可以扩展绝缘层251、二维材料层253和层间绝缘体243中的每一个的材料选择范围。

同时，在根据第二结构示例的半导体装置中，与第一结构示例不同，绝缘层251和二维材料层253不必沉积在开口245的底部。因此，根据第二结构示例，不必在开口245内形成均具有高纵横比的薄膜，这使得可以增加电极260的纵横比。

<3.应用示例>

根据本公开的第二实施方式的半导体装置能够应用于要安装在各种电子设备中的电路中的半导体元件。在此处，参考图10a至图10c描述根据本实施方式的半导体装置适用的电子设备的示例。图10a至图10c是根据本实施方式的半导体装置适用的电子设备的示例的外观图。

例如，根据本实施方式的半导体装置能够应用于安装在电子设备(例如，智能手机)中的电路中的半导体元件。具体地，如图10a所示，智能手机900包括显示各种信息的显示部分901和包括按钮等并接收用户进行的操作输入的操作部分903。在此处，根据本实施方式的半导体装置可以应用于控制智能手机900的各种操作的控制电路中的半导体元件。

例如，根据本实施方式的半导体装置能够应用于安装在电子设备(例如，数码相机)中的电路中的半导体元件。具体地，如图10b和图10c所示，数码相机910包括主体(相机主体)911、可互换镜头单元913、用户在拍摄时抓握的抓握部分915、显示各种信息的监视器917以及显示用户在拍摄时观察到的直通图像的电子取景器(evf)919。应当注意，图10b是从正面(即，拍摄对象侧)观看的数码相机910的外观图，而图10c是从背面(即，拍摄者侧)观看的数码相机910的外观图。在此处，根据本实施方式的半导体装置可以应用于控制数码相机910的各种操作的控制电路中的半导体元件。

应当注意，根据本实施方式的半导体装置所应用的电子设备不限于上述示例。根据本实施方式的半导体装置能够应用于所有领域的要安装在电子设备中的电路中的半导体元件。这种电子设备可以包括例如眼镜型可佩戴装置、头戴式显示器(hmd)、电视装置、电子书、个人数字助理(pda)、笔记本个人计算机、摄像机、游戏控制台等。

上面已经参考附图描述了本公开的优选实施方式，而本公开不限于上述示例。本领域技术人员可以在所附权利要求的范围内找到各种变更和修改，并且应该理解，这些变更和修改将自然地落入本公开的技术范围内。

此外，本说明书中描述的效果仅仅是说明性的或示例性的效果，而不是限制性的。即，除了上述效果之外或者代替上述效果，根据本公开的技术可以实现本领域技术人员从本说明书的描述中应当理解的其他效果。

应当注意，以下配置也属于本公开的技术范围。

(1)一种电耦接结构，包括：

半导体层；

金属层；以及

中间层，保持在半导体层和金属层之间，所述中间层包括设置在半导体层侧的绝缘层和设置在金属层侧的二维材料层。

(2)根据(1)的电耦接结构，其中，二维材料层包括具有层状结构的二维材料，在层状结构中层叠具有二维结构的单元层。

(3)根据(2)的电耦接结构，其中，二维材料层的单元层的层叠数量为一个以上但不超过10个。

(4)根据(1)至(3)中任一项的电耦接结构，其中，二维材料层具有0.5nm以上但不超过5.0nm的膜厚。

(5)根据(1)至(4)中任一项的电耦接结构，其中，绝缘层具有0.1nm以上但不超过3.0nm的膜厚。

(6)根据(1)至(5)中任一项的电耦接结构，其中，中间层具有0.6nm以上但不超过5.0nm的总膜厚。

(7)根据(1)至(6)中任一项的电耦接结构，其中，

二维材料层包括由化学式mx2表示的材料，

其中，m是sc、ti、v、cr、mn、fe、co、ni、cu、ge、zr、nb、mo、ru、rh、pd、sn、hf、ta、w、re、os、ir、pt、au、hg和pb中的任何一种，并且x是s、se和te中的任何一种。

(8)根据(7)的电耦接结构，其中，由化学式mx2表示的材料是crs2、crse2、crte2、hfs2、hfse2、hfte2、mos2、mose2、mote2、nis2、nise2、sns2、snse2、tis2、tise2、tite2、ws2、wse2、zrs2、zrse2和zrte2中的任何一种。

(9)根据(1)至(8)中任一项的电耦接结构，其中，绝缘层包括氧化物。

(10)根据(9)的电耦接结构，其中，氧化物是过渡金属氧化物。

(11)一种半导体装置，包括将半导体层和金属层彼此电耦接的接触结构，

接触结构包括中间层，中间层保持在半导体层和金属层之间，并且包括设置在半导体层侧的绝缘层和设置在金属层侧的二维材料层。

(12)一种电子设备，包括将半导体层和金属层彼此电耦接的接触结构，

接触结构包括中间层，中间层保持在半导体层和金属层之间，并且包括设置在半导体层侧的绝缘层和设置在金属层侧的二维材料层。

附图标记列表

100电耦接结构

110半导体层

120中间层

121绝缘层

123二维材料层

130金属层

200半导体基板

210d漏区域

210s源区域

211d凸起的漏区域

211s凸起的源区域

213d嵌入的漏区域

213s嵌入的源区域

230栅电极

231栅极绝缘体

241侧壁

243层间绝缘体

251绝缘层

253二维材料层

260电极。