硅控整流器的制作方法

本发明涉及一种整流器，且特别关于一种能缩小半导体基板的表面面积的硅控整流器。

背景技术：

受到静电放电(esd)的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对esd冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的esd保护装置来进行保护，则电子产品很容易受到esd的冲击，而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过iec61000-4-2标准的esd测试需求。对于电子产品的esd问题，使用瞬时电压抑制器(tvs)是较为有效的解决方法，让esd能量快速通过tvs予以释放，避免电子产品受到esd的冲击而造成伤害。

tvs的工作原理如图1所示，在印刷电路板(pcb)上，瞬时电压抑制器10并联欲保护电路12，当esd情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的esd电流进行放电，让esd瞬时电流的能量通过瞬时电压抑制器10得以释放。硅控整流装置展现了强健的静电放电耐受度与每单位面积的电流释放能力。硅控整流装置广泛地作为静电放电保护的芯片上(on-chip)结构。当此芯片上结构整合于一低操作电源的集成电路装置中时，硅控整流装置的高处发电压面对应用上范围的限制。因此，某些进阶式技术，例如齐纳二极管触发式硅控整流器被提出以加强静电放电效能。然而，传统的齐纳二极管触发式硅控整流器占有大面积的硅，亦面对每单位面积的较低电流释放能力的问题。

因此，本发明针对上述的困扰，提出一种硅控整流器，以解决现有技术所产生的问题。

技术实现要素：

本发明的主要目的，在于提供一种硅控整流器，其将至少一n型重掺杂区或至少一p型重掺杂区设于第一p型条状重掺杂区与第一n型条状重掺杂区的外侧，以降低半导体基板的表面面积，并提升静电放电效能。

为达上述目的，本发明提供一种硅控整流器，其包含一p型基板、一n型掺杂井区、一第一p型条状重掺杂区、一第一n型条状重掺杂区、一第二p型条状重掺杂区与至少一n型重掺杂区。n型掺杂井区设于p型基板中，第一p型条状重掺杂区设于n型掺杂井区中，第一n型条状重掺杂区设于p型基板中，n型重掺杂区设于p型基板与n型掺杂井区中。第一n型条状重掺杂区平行第一p型条状重掺杂区，第二p型条状重掺杂区平行第一n型条状重掺杂区。n型重掺杂区位于第一p型条状重掺杂区与第一n型条状重掺杂区的外侧，n型重掺杂区靠近第一p型条状重掺杂区，而非靠近第一n型条状重掺杂区，n型重掺杂区并未位于第一p型条状重掺杂区与第一n型条状重掺杂区之间。第一p型条状重掺杂区电性连接一阳极，第一n型条状重掺杂区与第二p型条状重掺杂区电性连接一阴极。

在本发明的一实施例中，n型重掺杂区的数量为2。

在本发明的一实施例中，第二p型条状重掺杂区接触第一n型条状重掺杂区。

在本发明的一实施例中，硅控整流器更包含一第二n型条状重掺杂区，其电性连接阳极，且设于n型掺杂井区，并平行第一p型条状重掺杂区，n型重掺杂区靠近第二n型条状重掺杂区，而非第一n型条状重掺杂区。

在本发明的一实施例中，第一p型条状重掺杂区接触第二n型条状重掺杂区。

在本发明的一实施例中，硅控整流器更包含至少一p型重掺杂区，其设于p型基板中，并接触至少一n型重掺杂区，至少一n型重掺杂区位于至少一p型重掺杂区与第一p型条状重掺杂区之间。

在本发明的一实施例中，硅控整流器更包含至少一p型重掺杂区，其设于p型基板与至少一n型重掺杂区中，至少一p型重掺杂区较至少一n型重掺杂区更深，至少一p型重掺杂区的部分侧壁被至少一n型重掺杂区环绕。

本发明亦提供一种硅控整流器，其包含一n型基板、一p型掺杂井区、一第一n型条状重掺杂区、一第一p型条状重掺杂区、一第二p型条状重掺杂区与至少一p型重掺杂区。p型掺杂井区设于n型基板中，第一n型条状重掺杂区设于p型掺杂井区中，第一p型条状重掺杂区设于n型基板中，第二p型条状重掺杂区设于p型掺杂井区中，p型重掺杂区设于n型基板与p型掺杂井区中。第一p型条状重掺杂区平行第一n型条状重掺杂区，第二p型条状重掺杂区平行第一n型条状重掺杂区。p型重掺杂区位于第一n型条状重掺杂区与第一p型条状重掺杂区的外侧，且至少一p型重掺杂区靠近第一n型条状重掺杂区与第二p型条状重掺杂区，而非靠近第一p型条状重掺杂区，至少一p型重掺杂区并未位于第一n型条状重掺杂区与第一p型条状重掺杂区之间。第一n型条状重掺杂区与第二p型条状重掺杂区电性连接一阴极，第一p型条状重掺杂区电性连接一阳极。

在本发明的一实施例中，p型重掺杂区的数量为2。

在本发明的一实施例中，第一n型条状重掺杂区接触第二p型条状重掺杂区。

在本发明的一实施例中，硅控整流器更包含一第二n型条状重掺杂区，其电性连接阳极，且设于n型基板中，并平行第一p型条状重掺杂区。

在本发明的一实施例中，第一p型条状重掺杂区接触第二n型条状重掺杂区。

在本发明的一实施例中，硅控整流器更包含至少一n型重掺杂区，其设于n型基板中，并接触至少一p型重掺杂区，至少一p型重掺杂区位于至少一n型重掺杂区与第一n型条状重掺杂区之间。

在本发明的一实施例中，硅控整流器更包含至少一n型重掺杂区，其设于n型基板与至少一p型重掺杂区中，至少一n型重掺杂区较至少一p型重掺杂区更深，至少一n型重掺杂区的部分侧壁被至少一p型重掺杂区环绕。

附图说明

图1为现有技术的与欲保护电路连接的瞬时电压抑制器的电路方块图。

图2为本发明的硅控整流器的第一实施例的电路布局示意图。

图3为本发明的图2的沿a-a’线的结构剖视图。

图4为本发明的图2的沿b-b’线的结构剖视图。

图5为本发明的图2的沿c-c’线的结构剖视图。

图6为本发明的硅控整流器的第二实施例的电路布局示意图。

图7为本发明的图6的沿d-d’线的结构剖视图。

图8为本发明的图6的沿e-e’线的结构剖视图。

图9为本发明的硅控整流器的第三实施例的电路布局示意图。

图10为本发明的图9的沿f-f’线的结构剖视图。

图11为本发明的图9的沿g-g’线的结构剖视图。

图12为本发明的硅控整流器的第四实施例的电路布局示意图。

图13为本发明的硅控整流器的第五实施例的电路布局示意图。

图14为本发明的硅控整流器的第六实施例的电路布局示意图。

图15为本发明的硅控整流器的第七实施例的电路布局示意图。

图16为本发明的图15的沿h-h’线的结构剖视图。

图17为本发明的图15的沿i-i’线的结构剖视图。

图18为本发明的图15的沿j-j’线的结构剖视图。

图19为本发明的硅控整流器的第八实施例的电路布局示意图。

图20为本发明的图19的沿k-k’线的结构剖视图。

图21为本发明的图19的沿l-l’线的结构剖视图。

图22为本发明的硅控整流器的第九实施例的电路布局示意图。

图23为本发明的图22的沿m-m’线的结构剖视图。

图24为本发明的图22的沿o-o’线的结构剖视图。

图25为本发明的硅控整流器的第十实施例的电路布局示意图。

图26为本发明的硅控整流器的第十一实施例的电路布局示意图。

图27为本发明的硅控整流器的第十二实施例的电路布局示意图。

附图标记说明：10-瞬时电压抑制器；12-欲保护电路；14-p型基板；16-n型掺杂井区；18-第一p型条状重掺杂区；20-第一n型条状重掺杂区；22-第二p型条状重掺杂区；24-第二n型条状重掺杂区；26-n型重掺杂区；28-p型重掺杂区；30-n型基板；32-p型掺杂井区；34-第一n型条状重掺杂区；36-第一p型条状重掺杂区；38-第二n型条状重掺杂区；40-第二p型条状重掺杂区；42-p型重掺杂区；44-n型重掺杂区。

具体实施方式

本发明的实施例将藉由下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的元件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。

以下请参阅图2、图3、图4与图5。以下介绍本发明的硅控整流器的第一实施例，其包含一p型基板14、一n型掺杂井区16、一第一p型条状重掺杂区18、一第一n型条状重掺杂区20、一第二p型条状重掺杂区22、一第二n型条状重掺杂区24与至少一n型重掺杂区26。n型掺杂井区16设于p型基板14中，第一p型条状重掺杂区18设于n型掺杂井区16，第一n型条状重掺杂区20与第二p型条状重掺杂区22设于p型基板14，第二n型条状重掺杂区24设于n型掺杂井区16，n型重掺杂区26设于p型基板14与n型掺杂井区16。第一p型条状重掺杂区18与第二n型条状重掺杂区24电性连接一阳极，第一n型条状重掺杂区20与第二p型条状重掺杂区22电性连接一阴极。阴极可接地。在第一实施例中，n型重掺杂区26的数量为2，p型基板14为p型轻掺杂基板，n型掺杂井区16为n型轻掺杂井区。

第一n型条状重掺杂区20平行第一p型条状重掺杂区18，第一n型条状重掺杂区20平行第二p型条状重掺杂区22，第二n型条状重掺杂区24平行第一p型条状重掺杂区18。第一n型条状重掺杂区20与第一p型条状重掺杂区18共同设于第二p型条状重掺杂区22与第二n型条状重掺杂区24之间。n型重掺杂区26位于第一n型条状重掺杂区20与第一p型条状重掺杂区18的外侧。n型重掺杂区26靠近第一p型条状重掺杂区18与第二n型条状重掺杂区24，而非靠近第一n型条状重掺杂区20与第二p型条状重掺杂区22。n型重掺杂区26并未位于第一n型条状重掺杂区20与第一p型条状重掺杂区18之间。n型重掺杂区26用於降低硅控整流器的处发电压。若n型重掺杂区26位于第一n型条状重掺杂区20与第一p型条状重掺杂区18之间，则像传统的齐纳二极管触发式硅控整流器一样，占有大面积的硅。具体而言，第一p型条状重掺杂区18、第一n型条状重掺杂区20、第二p型条状重掺杂区22与第二n型条状重掺杂区24的每一者具有两端与两个侧壁。第一p型条状重掺杂区18的侧壁面向第二n型条状重掺杂区24的侧壁，第一p型条状重掺杂区18的侧壁面向第一n型条状重掺杂区20的侧壁，第一n型条状重掺杂区20的侧壁面向第二p型条状重掺杂区22的侧壁。n型重掺杂区26分别靠近第二n型条状重掺杂区24的两端，而非靠近第二n型条状重掺杂区24的侧壁。为了增加静电放电电流，第一p型条状重掺杂区18、第一n型条状重掺杂区20、第二p型条状重掺杂区22与第二n型条状重掺杂区24必须平行设置。藉由同时调整第一p型条状重掺杂区18、第一n型条状重掺杂区20、第二p型条状重掺杂区22与第二n型条状重掺杂区24的侧壁长度大小可调整硅控整流器的静电放电耐受度。然而，为了降低p型基板14的表面面积，n型重掺杂区26不得位于第一p型条状重掺杂区18与第一n型条状重掺杂区20之间，如此使p型基板14的表面面积得以减少。因为n型重掺杂区26的存在，硅控整流器的静电放电效能得以增强。

第二n型条状重掺杂区24作为奥姆接触，因此第二n型条状重掺杂区24得以被忽略。

请参阅图6、图7与图8，以介绍本发明的硅控整流器的第二实施例。第二实施例与第一实施例的差别在于第二实施例更包含至少一p型重掺杂区28。在第二实施例中，p型重掺杂区28的数量为2。p型重掺杂区28设于p型基板14中，并分别接触n型重掺杂区26，n型重掺杂区26位于p型重掺杂区28与第一p型条状重掺杂区18之间，并位于p型重掺杂区28与第二n型条状重掺杂区24之间，其余技术特征已于前面叙述过，于此不再赘述。p型重掺杂区28与n型重掺杂区26用于降低硅控整流器的处发电压。调整p型重掺杂区28浓度可调整硅控整流器的处发电压。

请参阅图9、图10与图11，以介绍本发明的硅控整流器的第三实施例。第三实施例与第一实施例的差别在于第三实施例更包含至少一p型重掺杂区28。在第三实施例中，p型重掺杂区28的数量为2。p型重掺杂区28设于p型基板14中与n型重掺杂区26中，p型重掺杂区29较n型重掺杂区26更深，p型重掺杂区28的部分侧壁被n型重掺杂区26环绕，其余技术特征已于前面叙述过，于此不再赘述。p型重掺杂区28与n型重掺杂区26用于降低硅控整流器的处发电压。调整p型重掺杂区28浓度可调整硅控整流器的处发电压。

请参阅图12，以介绍本发明的硅控整流器的第四实施例。第四实施例与第一实施例的差别在于第一p型条状重掺杂区18、第一n型条状重掺杂区20、第二p型条状重掺杂区22与第二n型条状重掺杂区24的位置。在第一实施例中，第一p型条状重掺杂区18与第一n型条状重掺杂区20分别相隔第二n型条状重掺杂区24与第二p型条状重掺杂区22。在第四实施例中，第一p型条状重掺杂区18与第一n型条状重掺杂区20分别接触第二n型条状重掺杂区24与第二p型条状重掺杂区22，其余技术特征已于前面叙述过，于此不再赘述。

请参阅图13，以介绍本发明的硅控整流器的第五实施例。第五实施例与第二实施例的差别在于第一p型条状重掺杂区18、第一n型条状重掺杂区20、第二p型条状重掺杂区22与第二n型条状重掺杂区24的位置。在第二实施例中，第一p型条状重掺杂区18与第一n型条状重掺杂区20分别相隔第二n型条状重掺杂区24与第二p型条状重掺杂区22。在第五实施例中，第一p型条状重掺杂区18与第一n型条状重掺杂区20分别接触第二n型条状重掺杂区24与第二p型条状重掺杂区22，其余技术特征已于前面叙述过，于此不再赘述。

请参阅图14，以介绍本发明的硅控整流器的第六实施例。第六实施例与第三实施例的差别在于第一p型条状重掺杂区18、第一n型条状重掺杂区20、第二p型条状重掺杂区22与第二n型条状重掺杂区24的位置。在第三实施例中，第一p型条状重掺杂区18与第一n型条状重掺杂区20分别相隔第二n型条状重掺杂区24与第二p型条状重掺杂区22。在第六实施例中，第一p型条状重掺杂区18与第一n型条状重掺杂区20分别接触第二n型条状重掺杂区24与第二p型条状重掺杂区22，其余技术特征已于前面叙述过，于此不再赘述。

以下请参阅图15、图16、图17与图18。以下介绍本发明的硅控整流器的第七实施例，其包含一n型基板30、一p型掺杂井区32、一第一n型条状重掺杂区34、一第一p型条状重掺杂区36、一第二n型条状重掺杂区38、一第二p型条状重掺杂区40与至少一p型重掺杂区42。p型掺杂井区32设于n型基板30中，第一n型条状重掺杂区34设于p型掺杂井区32中，第一p型条状重掺杂区36设于n型基板30中，第二n型条状重掺杂区38设于n型基板30中，第二p型条状重掺杂区40设于p型掺杂井区32中，p型重掺杂区42设于n型基板30与p型掺杂井区32中。第一n型条状重掺杂区34与第二p型条状重掺杂区40电性连接一阴极，第一p型条状重掺杂区36与第二n型条状重掺杂区38电性连接一阳极，其中阴极可接地。在第七实施例中，p型重掺杂区42的数量为2，n型基板30为n型轻掺杂基板，p型掺杂井区32为p型轻掺杂井区。

第一p型条状重掺杂区36平行第一n型条状重掺杂区34，第二p型条状重掺杂区40平行第一n型条状重掺杂区34，第二n型条状重掺杂区38平行第一p型条状重掺杂区36。第一n型条状重掺杂区34与第一p型条状重掺杂区36共同位于第二n型条状重掺杂区38与第二p型条状重掺杂区40之间。p型重掺杂区42位于第一n型条状重掺杂区34与第一p型条状重掺杂区36的外侧。p型重掺杂区42靠近第二p型条状重掺杂区40与第一n型条状重掺杂区34，而非靠近第一p型条状重掺杂区36与第二n型条状重掺杂区38。p型重掺杂区42用于降低硅控整流器的处发电压。若p型重掺杂区42位于第一n型条状重掺杂区34与第一p型条状重掺杂区36之间，则像传统的齐纳二极管触发式硅控整流器一样，占有大面积的硅。p型重掺杂区42并未位于第一n型条状重掺杂区34与第一p型条状重掺杂区36之间。具体而言，第一n型条状重掺杂区34、第一p型条状重掺杂区36、第二n型条状重掺杂区38与第二p型条状重掺杂区40的每一者具有两端与两个侧壁。第一n型条状重掺杂区34的侧壁面向第二p型条状重掺杂区40的侧壁，第一n型条状重掺杂区34的侧壁面向第一p型条状重掺杂区36的侧壁，第一p型条状重掺杂区36的侧壁面向第二n型条状重掺杂区38的侧壁。p型重掺杂区42分别靠近第二p型条状重掺杂区40的两端，而非靠近第二p型条状重掺杂区40的侧壁。为了增加静电放电电流，第一n型条状重掺杂区34、第一p型条状重掺杂区36、第二n型条状重掺杂区38与第二p型条状重掺杂区40必须平行设置。藉由同时调整第一n型条状重掺杂区34、第一p型条状重掺杂区36、第二n型条状重掺杂区38与第二p型条状重掺杂区40的侧壁长度大小可调整硅控整流器的静电放电耐受度。为了减少n型基板30的表面面积，p型重掺杂区42不能位于第一n型条状重掺杂区34与第一p型条状重掺杂区36之间，使n型基板30的表面面积得以减少。因为p型重掺杂区42的存在，硅控整流器的静电放电效能得以增强。

第二n型条状重掺杂区38作为奥姆接触，因此，第二n型条状重掺杂区38可以被忽略。

请参阅图19、图20与图21，以介绍本发明的硅控整流器的第八实施例。第八实施例与第七实施例的差别在于第八实施例更包含至少一n型重掺杂区44。在第八实施例中，n型重掺杂区44的数量为2。n型重掺杂区44设于n型基板30中，并分别接触p型重掺杂区42，p型重掺杂区42位于n型重掺杂区44与第一n型条状重掺杂区34之间，并位于n型重掺杂区44与第二p型条状重掺杂区40之间，其余技术特征已于前面叙述过，于此不再赘述。n型重掺杂区44与p型重掺杂区42用于降低硅控整流装置的处发电压。调整n型重掺杂区44浓度可调整硅控整流器的处发电压。

请参阅图22、图23与图24，以介绍本发明的硅控整流器的第九实施例。第九实施例与第七实施例的差别在于第九实施例更包含至少一n型重掺杂区44。在第九实施例中，n型重掺杂区44的数量为2。n型重掺杂区44设于n型基板30中与p型重掺杂区42中，n型重掺杂区44较p型重掺杂区42更深，n型重掺杂区44的部分侧壁被p型重掺杂区42环绕，其余技术特征已于前面叙述过，于此不再赘述。n型重掺杂区44与p型重掺杂区42用于降低硅控整流装置的处发电压。调整n型重掺杂区44浓度可调整硅控整流器的处发电压。

请参阅图25，以介绍本发明的硅控整流器的第十实施例。第十实施例与第七实施例的差别在于第一n型条状重掺杂区34、第一p型条状重掺杂区36、第二n型条状重掺杂区38与第二p型条状重掺杂区40的位置。在第七实施例中，第一n型条状重掺杂区34与第一p型条状重掺杂区36分别相隔第二p型条状重掺杂区40与第二n型条状重掺杂区38。在第十实施例中，第一n型条状重掺杂区34与第一p型条状重掺杂区36分别接触第二p型条状重掺杂区40与第二n型条状重掺杂区38，其余技术特征已于前面叙述过，于此不再赘述。

请参阅图26，以介绍本发明的硅控整流器的第十一实施例。第十一实施例与第八实施例的差别在于第一n型条状重掺杂区34、第一p型条状重掺杂区36、第二n型条状重掺杂区38与第二p型条状重掺杂区40的位置。在第八实施例中，第一n型条状重掺杂区34与第一p型条状重掺杂区36分别相隔第二p型条状重掺杂区40与第二n型条状重掺杂区38。在第十一实施例中，第一n型条状重掺杂区34与第一p型条状重掺杂区36分别接触第二p型条状重掺杂区40与第二n型条状重掺杂区38，其余技术特征已于前面叙述过，于此不再赘述。

请参阅图27，以介绍本发明的硅控整流器的第十二实施例。第十二实施例与第九实施例的差别在于第一n型条状重掺杂区34、第一p型条状重掺杂区36、第二n型条状重掺杂区38与第二p型条状重掺杂区40的位置。在第九实施例中，第一n型条状重掺杂区34与第一p型条状重掺杂区36分别相隔第二p型条状重掺杂区40与第二n型条状重掺杂区38。在第十二实施例中，第一n型条状重掺杂区34与第一p型条状重掺杂区36分别接触第二p型条状重掺杂区40与第二n型条状重掺杂区38，其余技术特征已于前面叙述过，于此不再赘述。

综上所述，本发明将至少一n型重掺杂区或至少一p型重掺杂区设于第一p型条状重掺杂区与第一n型条状重掺杂区的外侧，以降低半导体基板的表面面积，并提升静电放电效能。

以上所述仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的保护范围内。