半导体装置及其制造方法与流程

本公开主张2018/11/20申请的美国临时申请案第62/769,917号及2018/12/06申请的美国正式申请案第16/211,830号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体装置及其制造方法，特别涉及一种具有一硅穿孔结构的半导体装置及其制造方法。

背景技术：

二维的方式已应用在传统的集成电路构装(icintegration)上。新款集成电路封装可满足消费者市场的需求，例如增加功能性以及具有缩小尺寸与降低成本的优势，而对于新款集成电路封装的持续需求已驱使半导体产业进行发展更创新的封装技术，如使用垂直的三维集成电路构装(vertical,three-dimensionalintegration)。

三维封装技术的大体上的优点，包括尺寸架构微型化(formfactorminiaturization)(即缩小尺寸与减少重量)、在一单一封装中构装异质技术(heterogeneoustechnologies)、以短且垂直互连(interconnects)取代冗长的二维互连，以及降低耗电。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

技术实现要素：

本公开的一实施例提供一种半导体结构。该半导体结构包括一基底及一硅穿孔结构，该硅穿孔结构设置在该基底中。该硅穿孔结构包括一绝缘层及多个导线。所述导线从该绝缘层的一顶表面延伸至位于相对该顶表面的一底表面。所述导线通过该绝缘层而相互间隔设置。

在本公开的一些实施例中，该绝缘层穿过该基底。

在本公开的一些实施例中，该绝缘层的该底表面与该基底的一后表面为共面。

在本公开的一些实施例中，各导线的一高度在30至50微米的范围中。

在本公开的一些实施例中，该半导体装置还包括一半导体元件，设置在该基底上；以及一介电层，设置在该基底上，并围绕该半导体元件，其中该硅穿孔结构穿过该介电层。

在本公开的一些实施例中，该绝缘层的该顶表面与该介电层的一上表面为共面。

在本公开的一些实施例中，该半导体装置还包括一障壁层(barrierlayer)，设置在该绝缘层与所述导线之间。

在本公开的一些实施例中，该半导体装置还包括一晶种层(seedlayer)，设置在该障壁层与所述导线之间。

在本公开的一些实施例中，该绝缘层为一旋涂式玻璃层(spin-on-glasslayer，soglayer)。

在本公开的另一实施例中提供一种半导体装置的制造方法。该方法的步骤包括：提供一基底；在该基底形成一开口(opening)；在该开口中沉积一绝缘层；在该绝缘层中形成相互间隔设置的多个刻槽(trenches)；以及在所述刻槽中沉积一导电材料。

在本公开的一些实施例中，该制造方法还包括：在该基底上形成一半导体元件；以及于形成该开口之前，在该基底上沉积一介电层并围绕该半导体元件，其中该开口穿过该介电层。

在本公开的一些实施例中，该制造方法还包括执行一平坦化工艺，以将该绝缘层及所述导线进行平坦化，直至暴露出该介电层及该半导体元件。

在本公开的一些实施例中，该制造方法还包括：于该开口形成之前，在该介电层与该半导体元件上形成一终止层(stoplayer)；执行一第一平坦化工艺，以将该绝缘层进行平坦化，直至在该导电材料沉积之前暴露出该终止层；以及执行一第二平坦化工艺，以将该绝缘层与该导电材料进行平坦化，并移除该终止层。

在本公开的一些实施例中，在执行该第二平坦化工艺之后，该绝缘层的一顶表面与该半导体元件的一顶表面为共面。

在本公开的一些实施例中，该制造方法还包括于该导电材料沉积之前，在所述刻槽中沉积一障壁层(barrierlayer)。

在本公开的一些实施例中，该障壁层具有一均匀厚度。

在本公开的一些实施例中，该制造方法还包括于该导电材料沉积之前，在该障壁层上形成一晶种层(seedlayer)。

在本公开的一些实施例中，该基底的一部分暴露在所述刻槽处。

在本公开的一些实施例中，该制造方法还包括执行一研磨工艺(grindingprocess)，以暴露出该绝缘层的一底表面。

根据上述的半导体装置的架构，因为所述导线通过该绝缘层而相互间隔设置，所以降低该硅穿孔结构的寄生电容；而且也因此提升信号经过该硅穿孔结构的传送速度。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号指相同的元件。

图1为依据本公开一些实施例的一种半导体装置的顶视示意图。

图2为沿着图1的a-a剖面线的剖视示意图。

图3为依据本公开一些实施例的一种半导体装置的制造方法的流程图。

图4至图6为依据本公开一些实施例中在制造一种半导体装置时的中间阶段的剖视示意图。

图7a和图7b为依据本公开一些实施例中在制造该半导体装置时的中间阶段的顶视示意图。

图8至图16为依据本公开一些实施例中在制造该半导体装置时的中间阶段的剖视示意图。

图17为依据本公开一些实施例中该半导体装置的剖视示意图。

图18至图21为依据本公开一些实施例中在制造一种半导体装置时的中间阶段的剖视示意图。

符号说明

10半导体基底

20半导体元件

25介电层

30硅穿孔结构

32绝缘层

34导线

36障壁层(barrierlayer)

38晶种层(seedlayer)

100半导体装置

102前表面

104背表面

114背表面

116后表面

202顶表面

252顶表面

322顶表面

324底表面

342顶表面

344底表面

382上表面

400制造方法

402步骤

403步骤

404步骤

406步骤

408步骤

410步骤

412步骤

414步骤

416步骤

418步骤

420步骤

422步骤

424步骤

426步骤

428步骤

510终止层(stoplayer)

512上表面

520第一光刻胶层(firstphotoresistlayer)

530开口(opening)

540绝缘层

542上表面

550第二光刻胶层

560刻槽

570导电材料

572上表面

4210步骤

4212步骤

h高度

t厚度

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域中的技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。

图1为依据本公开一些实施例的一种半导体装置100的顶视示意图，以及图2为依据本公开一些实施例的半导体装置100的剖视示意图。请参考图1及图2所示，半导体装置100包括一半导体基底10、设置在半导体基底10上的至少一半导体元件20、设置在半导体基底10上且围绕半导体元件20的一介电层25，以及同时穿过介电层25及半导体基底10的一硅穿孔结构30。

在一些实施例中，举例来说，半导体元件20为金属氧化物半导体场效晶体管(metal-oxide-semiconductor(mos)transistor)。在一些实施例中，介电层25包括氧化物。在一些实施例中，硅穿孔结构30在产生半导体元件20之后形成。在一些实施例中，硅穿孔结构30穿过半导体基底10。在一些实施例中，硅穿孔结构30包括一绝缘层32以及设置在绝缘层32中的多个导线34。在一些实施例中，各导线34通过绝缘层32而相互之间绝缘。在一些实施例中，每一导线34从绝缘层32的一顶表面322延伸至位于相对顶表面322的一底表面324处。在一些实施例中，所有导线34均穿过绝缘层32。在一些实施例中，每一导线34的一高度在30至50微米的范围中。

图3为依据本公开一些实施例的一种半导体装置100的制造方法400的流程图。图4至图16为依据本公开一些实施例中在制造半导体装置100的制造方法400中不同制造阶段的示意图。图4至图6所例示的制造阶段也同样示意在图3的流程图中。在下列的描述中，图4至图17所例示的制造阶段参考图3的流程步骤说明。

请参考图4所示，是依据在图3中步骤402所提供的一半导体基底10。半导体基底10可为一主体基底(bulksubstrate)，其可包括硅(silicon)、锗化硅(silicongermanium)、碳化硅(siliconcarbon)、砷化镓(galliumarsenide)、iii-v族化合物半导体材料(iii-vcompoundsemiconductormaterials)及其类似材料等。在一些实施例中，半导体基底10的一厚度t大于700微米(micrometers)。在一些实施例中，半导体基底10大致为755微米。

接下来，一半导体元件20以及一介电层25依据图3中的步骤403形成。在一些实施例中，半导体元件20可为一金属氧化物半导体场效晶体管(mostransistor)。在一些实施例中，半导体元件20可使用传统制成步骤形成。于形成半导体元件20之后，介电层25沉积在半导体基底10上，以便围绕半导体元件20。在一些实施例中，半导体元件20的一顶表面202可与介电层25的一顶表面252共面(coplanar)。在一些实施例中，介电层25可由氧化物形成，例如磷硅酸盐玻璃(phospho-silicateglass(psg))、硼硅酸盐玻璃(boro-silicateglass(bsg))、掺硼的磷硅酸盐玻璃(boron-dopedphospho-silicateglass(bpsg))、四乙氧基硅烷(tetraethylorthosilicate(teos))的氧化物或其类似材料等。

再接下来，在一些实施例中，一终止层(stoplayer)510依据图3中的一步骤404而形成在半导体基底10上。在一些实施例中，终止层510覆盖半导体元件20与介电层25。在一些实施例中，终止层510可由下列材料形成：碳化硅(siliconcarbide(sic))、氮化硅(siliconnitride(si3n4))、碳氧化硅(siliconoxycarbide(sico))、或一类似保护材料。之后，一第一光刻胶层(firstphotoresistlayer)520依据图3中的一步骤406而沉积在终止层510上。对第一光刻胶层520进行图案化(pattern)以暴露出终止层510的一部分，如图5所示。在一些实施例中，半导体元件20由第一光刻胶层520所余留的部分进行保护。

请参考图6所示，在一些实施例中，依据图3中的一步骤408，执行一第一图案化工艺(firstpatterningprocess)，以蚀刻出终止层510、介电层25、以及半导体基底10，因此在半导体基底10与介电层25产生出一开口(opening)530。在一些实施例中，开口530通过移除终止层510暴露经过第一光刻胶层520的部分以及在终止层510已暴露部分之下的介电层25与半导底基底10的部分而形成。在一些实施例中，开口530延伸到在半导体元件10的一前表面102与位于相对前表面102的一背表面104之间的一中间阶层(intermediatelevel)。在一些实施例中，开口530可为一矩形开口，如图7a所示。在一些实施例中，开口530可为一椭圆开口(如图7b所示)或者是其他形状的一开口。在一些实施例中，半导体基底10使用一蚀刻工艺而图案化，例如一反应式离子蚀刻(reactiveionetching(rie))工艺。

如图8所示，第一光刻胶层520依据图3中的一步骤410而被移除。在一些实施例中，可使用一灰化工艺(ashingprocess)或是一湿式剥除工艺(wetstripprocess)来移除第一光刻胶层520。

请参考图9所示，在一些实施例中，一绝缘层540依据图3中的一步骤412而形成在开口530中。在一些实施例中，绝缘层540通过例如一旋转涂布工艺形成，其提供比化学气相沉积(chemicalvapordeposition(cvd))工艺更加的简易性、较好的开口填补，以及较佳的平坦性。在一些实施例中，于绝缘层540的旋转涂布之前，一旋涂式玻璃(spin-on-glass(sog))溶液是通过将一绝缘材料溶解或悬浮至溶剂中，所形成的旋涂式玻璃溶液旋转涂布到终止层510的一上表面512以及开口530中，以形成所述的绝缘层540，且所述绝缘层540被烘烤(baked)或硬化(cured)以进行凝结(condensation)。在一些实施例中，绝缘层540可由氧化物所形成，例如二氧化硅(silicondioxide)。在一些实施例中，绝缘层540为一旋涂式玻璃层(spin-on-glass(sog)layer)。

请参考图10所示，在一些实施例中，依据图3中的一步骤414，执行一第一平坦化工艺，以将绝缘层540的过量部分(excesspotions)移除。在一些实施例中，所述的第一平坦化工艺停止在所述的终止层510处。在一些实施例中，所述的第一平坦化工艺移除位于终止层510上的绝缘层540。在所产生的结构中，绝缘层540的一上表面542与上表面512为共面(coplanar)。在一些实施例中，举例来说，所述第一平坦化工艺为一化学机械研磨工艺(chemicalmechanicalpolish(cmp)process)。

请参考图11所示，在一些实施例中，依据图3中的一步骤416，在终止层510的上表面512上以及绝缘层540的上表面542上提供有一第二光刻胶层550。在一些实施例中，在其后，第二光刻胶层550被图案化而暴露出上表面542的一些部分。在一些实施例中，终止层510由残留的第二光刻胶层550所保护。

请参考图12所示，依据图3中的一步骤418，执行一第二平坦化工艺，以形成多个刻槽560。在所产生的结构中，半导体基底10的一部分暴露出刻槽560。在一些实施例中，绝缘层540使用一反应式离子蚀刻(reactiveionetching(rie))工艺进行图案化。在一些实施例中，刻槽560通过绝缘层540而相互间隔设置。

请参考图13所示，在一些实施例中，依据图3中的一步骤420以移除第二光刻胶层550。在一些实施例中，举例来说，第二光刻胶层550通过一灰化工艺(ashingprocess)或一湿蚀刻工艺(wetetchingprocess)而被移除。

请参考图14所示，在一些实施例中，依据图3中的一步骤422而将一导电材料(conductivematerial)570沉积到刻槽560中。在一些实施例中，导电材料570沉积在刻槽560中，直至其上表面572高于上表面512及542。在一些实施例中，导电材料570包含铜(copper)或铜合金(copperalloy)，尽管亦可使用其他形式的导电材料，包括铝(aluminum)、银(silver)、金(gold)、钨(tungsten)，或者是其组合。在一些实施例中，导电材料570的形成方法包括一镀覆工艺(platingprocess)(例如一电镀工艺(electroplatingprocess))、一化学气相沉积工艺(cvdprocess)、一物理气相沉积工艺(physicalvapordeposition(pvd)process)，或者是一溅镀工艺(sputteringprocess)。

请参考图15所示，在一些实施例中，依据图3中的一步骤424，执行一第二平坦化工艺，以暴露出终止层510。接下来，依据图3中的一步骤426，将终止层510移除以暴露出介电层25。据此，得以形成硅穿孔结构(throughsiliconviastructure)30。在一些实施例中，如图14所示的绝缘层540、导电材料570，以及终止层510被平坦化，直至暴露出介电层25与半导体元件20。在一些实施例中，硅穿孔结构30包括残留的绝缘层32以及多个导线(conductivelines)34，而多个导线34通过所述残留的绝缘层32而相互间隔设置。在所产生的结构中，所述残留的绝缘层32的一顶表面322与介电层25的顶表面252为共面。在一些实施例中，每一导线34的一顶表面342与顶表面252为共面。在一些实施例中，导线34的一底表面344连接到半导体基底10，而底表面344相对顶表面342设置。在一些实施例中，所述残留的绝缘层32的一底表面324与底表面344为共面。在一些实施例中，举例来说，第二平坦化工艺为一化学机械研磨工艺(cmpprocess)。

请参考图16所示，在一些实施例中，依据图3中的一步骤428，可选择性地从半导体基底10的一背表面114执行一研磨工艺(grindingprocess)。据此，已形成完整的半导体装置100。在一些实施例中，执行研磨工艺直至暴露出导线34的底表面344。在一些实施例中，所残留的半导体基底10包括一后表面116，此后表面116与底表面344为共面。在一些实施例中，每一导线34的高度h在30到50微米(micrometers)的范围中，而此高度h是从顶表面342测量到底表面344。

在所产生的结构中，硅穿孔结构30的导线34通过绝缘层32而相互间隔设置，因此，通过由绝缘层32所间隔的相邻两个导线34，仅形成有一(寄生)电容((parasitic)capacitor)。然而，在传统的硅穿孔结构中，导线设置在硅基底(siliconsubstrate)中，且通过绝缘体(insulator)而与硅基底相互绝缘，因此，通过硅基底与每一导线而形成一(寄生)电容。意即，在具有两个导线的传统硅穿孔结构中，可形成相互并联的两个(寄生)电容。以此方式，本公开的硅穿孔结构30的(寄生)电容的一电容值，小于具有相同数量的导线的传统硅穿孔结构的(寄生)电容的电容值。因此，经由本公开的硅穿孔结构30的信号传输速度是可提升。

图17至图21示出依据本公开另一实施例的一半导体装置100的形成。除非特别注明，否则在此实施例的元件的材料与形成方法，基本上与如图4至图16的实施例所表示相类似元件相同，而其元件的元件编号表示在图4至图16中。图17至图21所示的相类似元件的详细叙述可在图4至图16的描述中找到。

请参考图17所示，在一些实施例中，一障壁层(barrierlayer)36设置在绝缘层32与导电材料34之间。在移除第二光刻胶层550之后以及导电材料570沉积在刻槽560中之前，才开始进行形成障壁层36的形成工艺。请参考图18所示，在一些实施例中，于移除第二光刻胶层550之后，依据图3中的一步骤4210将一障壁层36沉积在上表面512与542上，并沉积在刻槽560中。在一些实施例中，障壁层36可改善导电材料附着在绝缘层540的附着力(adhesion)，而所述的导电材料在随后的工艺期间形成。在一些实施例中，障壁层36大体上为一共形层(conformallayer)。在一些实施例中，障壁层36具有一均匀厚度。在一些实施例中，耐火金属(refractorymetals)、耐火氮化金属(refractorymetalnitrides)、耐火氮化硅金属(refractorymetalsiliconnitrides)，或者是其组合等，典型地使用在障壁层36中。在一些实施例中，障壁层36是可包含钛(titanium，ti)、氮化钛(titaniumnitride，tin)、钽(tantalum，ta)、氮化钽(tantalumnitride，tan)、氮化硅钛(titaniumsiliconnitride，tisn)、氮化硅钽(tantalumsiliconnitride，tasn)，或其类似材料。在一些实施例中，举例来说，障壁层36是使用一物理气相沉积工艺(pvdprocess)所形成。

请参考图19所示，在一些实施例中，依据图3中一步骤4212，一晶种层(seedlayer)38可选择性地沉积在障壁层36上。在一些实施例中，晶种层38沿着障壁层36的一上表面延伸，并在刻槽560中延伸。在一些实施例中，晶种层38具有一均匀厚度。在一些实施例中，晶种层38包含铜(copper)或铜合金(copperalloy)。在一些实施例中，晶种层38经由一溅镀工艺(sputteringprocess)或是一物理气相沉积工艺(pvdprocess)所形成。

请参考图20所示，在一些实施例中，依据图3中的一步骤422，将一导电材料570形成在晶种层38上，并沉积在刻槽560中。在一些实施例中，导电材料570沉积在刻槽560中，直至导电材料570的一上表面572高于晶种层38的一上表面382。在一些实施例中，导电材料570可在上表面382上面延伸。在一些实施例中，导电材料570可使用一电镀工艺(electroplatingprocess)或者是一选择的沉积工艺(selectivedepositionprocess)而形成。

请参考图21，在一些实施例中，依据图3中的一步骤424，执行一第二平坦化工艺，以暴露出终止层510。之后，依据图3中的一步骤426，将终止层510移除，以暴露出顶表面202及252。在所产生的结构中，所残留的绝缘层32的一顶表面322与顶表面252为共面。在一些实施例中，每一导线34的一顶表面342与顶表面252共面。在一些实施例中，导线34连接到半导体基底10。在一些实施例中，举例来说，第二平坦化工艺为一化学机械研磨工艺(cmpprocess)。

再者，依据图3中的一步骤428，执行一研磨工艺(grindingprocess)。据此，以形成如图17所示的完整的半导体装置100。在一些实施例中，所残留的半导体基底10包括一后表面116，所述后表面116与底表面344为共面。在一些实施例中，所述后表面116与绝缘层32的一底表面324为共面。在一些实施例中，每一导线34的一高度h在30至50微米(micrometers)的范围中，所述高度h是从顶表面342测量到底表面344。

本公开提供一种半导体结构。该半导体结构包括一基底以及一硅穿孔结构。所述硅穿孔结构沉积在该基底上，并包括一绝缘层以及多个导线。所述导线从该绝缘层的一顶表面延伸到相对该顶表面的一底表面处。所述导线通过该绝缘层而相互间隔设置。

本公开还提供一种半导体装置的制造方法。该方法的步骤包括：提供一基底；在该基底中形成一开口；在该开口中沉积一绝缘层；在该绝缘层中形成相互间隔设置的多个刻槽；以及在所述刻槽中沉积一导电材料。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域的技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。