场效应管的制作方法及场效应管与流程

本公开属于半导体技术领域，涉及一种场效应管的制作方法及场效应管。

背景技术：

随着集成电路特征尺寸越来越小，平面cmos器件遇到了严重挑战，各种新器件结构应运而生，器件栅结构从传统的平面单栅发展到双栅、三栅到完全包裹沟道的围栅结构，栅控能力和控制短沟道效应的能力不断增强，具有准弹道传输特性的纳米线围栅结构(gaa)的mosfet由于具有极强的栅控能力和尺寸缩小的能力而受到广泛高度重视，成为3nm及以下技术代强有力的竞争者。但是，当器件尺寸进入2纳米以下技术节点，gaa纳米线或纳米片器件也将无法满足尺寸进一步微缩的需要。这是因为gaa器件同样受到玻尔兹曼理论的限制，其ss只能无限接近而不能小于60mv/dec。受亚阈值摆幅的限制，如果不断减小阈值电压(vt)，将会导致关态漏电(ioff)成指数增加，从而使器件漏电功耗直线上升，因此玻尔兹曼理论限制了器件的工作电压无法随器件特征尺寸缩小进一步降低，集成电路面临着前所未有的挑战。突破传统的玻尔兹曼理论限制，进行超陡亚阈值摆幅新器件的研究迫在眉睫。经过多年的研究，基于不同机制的超陡亚阈值摆幅器件相继被提出，主要包括碰撞电离mosfet(imos，impact-ionizationmos)、隧穿场效应晶体管(tfet，tunnelingfet)、纳机电场效应晶体管(nemfet，nano-electro-mechanicalfet)、自旋场效应晶体管(spin-fet)、和负电容场效应晶体管(ncfet，negative-capacitancefet)等。在这些新型器件结构中，imos和tfet主要依靠碰撞电离和带带隧穿工作原理导致器件难以满足高饱和电流的要求，限制了其在高性能集成电路中的应用。nemfet采用微机电原理实现开关操作，其制作工艺复杂，与传统cmos工艺无法兼容。自旋场效应晶体管，器件制作难度较大，且需要高效率的自旋注入和侦测来实现足够大的开/关比。而基于替代栅的氧化铪(hfo2)基铁电材料的ncfet与主流的cmos工艺兼容，其采用掺杂的hfo2基铁电薄膜材料代替原有的hfo2高k栅介质，利用hfo2基铁电材料的负电容效应实现沟道表面电势放大，由此突破亚阈值摆幅的玻尔兹曼限制，实现超陡亚阈值摆幅。亚阈值摆幅的计算公式为：ss＝dvg/d(logisd)＝(dvg/dψs).dψs/d(logisd)＝(1+cs/cins)(kt/q)ln10，其中vg为栅电压，isd为源漏电流，ψs为半导体沟道表面电势，cs为沟道半导体电容，cins为栅电介质电容，k为玻尔兹曼常数，t为温度，q为电子电荷。由该公式可知，(kt/q)ln10项在室温下约为60mv/dec，因此若使得ss小于60mv/dec，则关键(1+cs/cins)项。而传统场效应晶体管中cs和cins都为正值，导致(1+cs/cins)永远无法小于1，也就无法小于60mv/dec.而铁电材料的负电容效应可使铁电电容为负值，即cf<0。因此将铁电材料代替传统栅电介质材料，即用cf来代替cins，即可实现(1+cs/cf)<1，最终使ss在室温下低于60mv/dec。ncfet具有与传统mosfet相媲美的饱和导通电流，更高的开/关电流比，满足了高性能集成电路的要求，被认为是3nm以下技术节点高性能低功耗集成电路技术的最优解决方案。因此将铁电负电容效应集成到纳米线围栅结构的mosfet是强强结合，是一个最佳选择。同时考虑到硅、sige纳米线由于其制作工艺更兼容而受到人们的青睐，sige纳米线由于有更高的空穴迁移率是pmosfet的首选。迄今为止，已报道的制作sige纳米线的工艺复杂，采用si/sige交替外延的大马革士假栅工艺的成本昂贵，而且纳米线的尺寸缩小有一定的局限性。

因此，有必要提出一种易于集成的、制作工艺简单、与cmos工艺兼容的一种铁电材料负电容纳米线阵列环栅互补型场效应管结构及其制作方法。

技术实现要素：

鉴于上述问题，本公开提供了一种场效应管的制作方法及场效应管，由所述方法制得的场效应管，不仅由于环栅结构大大加强了栅控能力，还由于pmosfetsige纳米线及sige源/漏大大提高了空穴迁移率，特别是由于集成了铁电负电容效应，使器件沟道表面电势得到放大，从而使纳米线器件具有超陡的亚阈值斜率和提高的开/关电流比。

根据本公开的一个方面，提供了一种场效应管的制作方法，包括：

在衬底上形成n型mosfet区域和p型mosfet区域，所述mosfet区域由浅沟槽隔离区分隔开；

在所述mosfet区域形成硬掩膜图案；

形成硅纳米线阵列结构，所述硅纳米线阵列结构包括多层堆叠的硅纳米线；

在所述多层堆叠的硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层，得到si纳米线阵列结构；

在所述p型mosfet区域的所述多层堆叠的硅纳米线上进行sige选择外延生长和浓缩氧化，去氧化层后得到sige纳米线阵列结构；以及

在所述si纳米线(nmosfet区域)和sige纳米线(pmosfet区域)阵列结构处依次形成界面氧化物层，铁电材料栅介质叠层以及金属栅叠层；

其中，所述硅纳米线阵列结构采用重复交替使用各向异性和各向同性等离子体刻蚀在所述mosfet区域形成，所述金属栅叠层包裹所述铁电材料栅介质叠层，包括第一金属栅层和第二金属栅层。

可选地，在所述pmoafet区域的多层堆叠的硅纳米线上进行sige选择外延生长和浓缩氧化，去氧化层，得到sige纳米线阵列结构包括：

在所述硅纳米线上进行选择sige外延生长；

在所述sige外延生长层上形成si保护膜；

在设定温度下进行浓缩氧化；

去掉氧化层，得到sige纳米线阵列结构。

可选地，所述浓缩氧化的温度介于750℃～900℃之间，时间为8小时～15小时；和/或所述选择外延生长层的厚度介于5nm～20nm之间，si保护膜的厚度介于0～3nm之间。

可选地，所述形成硅纳米线阵列结构包括：

钝化，每步刻蚀后采用等离子体氧化暴露的纳米线结构的表面，形成钝化膜；以及

采用cf4各向异性等离子体去除衬底表面的钝化膜。

可选地，在所述纳米线阵列结构处依次形成界面氧化物层，铁电材料栅介质叠层以及金属栅叠层包括：

在所述n型mosfet区域和p型mosfet区域的衬底上形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；

去除所述n型mosfet区域和p型mosfet区域中的假栅叠层以在栅极侧墙内侧形成栅极开口，使纳米线阵列结构凹槽的表面露出；

在n型mosfet区域和p型mosfet区域的栅极开口处依次形成界面氧化物层、铁电材料栅介质叠层与第一金属栅层；

分别对所述n型mosfet区域和p型mosfet区域中的任一个所述第一金属栅层进行掩蔽，对另一个所述第一金属栅层进行n型或p型掺杂，并根据期望的阈值电压控制掺杂剂量；以及

在所述第一金属栅层上形成第二金属栅层，并进行pma退火处理；

其中，所述第一金属栅层采用各向同性的等离子体掺杂n型(nmosfet)和p型(pmosfet)掺杂剂分别实现各自功函数的调节，或采用双金属栅功函数工艺实现各自功函数的调节，所述第二金属栅层覆盖所述第一金属栅层并进行退火处理,一方面使界面形成偶极子，调节有效功函数；同时另一方面由于退火过程中金属电极夹持作用，诱发负电容效应的产生。

可选地，所述在p型mosfet区域的衬底上形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区包括：

在所述栅极侧墙形成后，进行所述源/漏区硅刻蚀；

对所述侧墙进行适当过刻蚀，形成相应内凹口环绕纳米线；以及

进行b掺杂sige选择性外延，形成p⁺sige源/漏区。

可选地，在所述mosfet区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区和去除所述mosfet区域中的假栅叠层以在栅极侧墙内侧形成栅极开口，使纳米线阵列结构凹槽的表面露出的步骤之间，还包括：

形成硅化区，位于所述源/漏区的表面；

形成层间介质层，覆盖在所述源/漏区的上方、所述栅极侧墙外表面周围以及所述假栅叠层的上方；以及

抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面；

其中，所述假栅叠层包括：假栅氧化物介质和假栅导体，利用化学机械抛光平坦化层间介质层。

可选地，所述进行pma退火处理的条件如下：快速退火温度为350℃-950℃，退火时间为20min-40min。

可选地，所述退火处理包括rta退火处理，spike退火处理和激光退火处理，可以根据铁电介质材料热特性决定。

可选地，所述各向异性等离子体刻蚀采用hbr/cl2/o2/he等离子体；和/或

所述各向同性刻蚀采用sf6/he等离子体；和/或

各向异性等离子体刻蚀的能量介于150w～500w之间；当采用hbr、cl2等离子体进行各向异性等离子体刻蚀时，cl2:hbr介于1:1～1:5之间，添加剂为o2；和/或

各向同性等离子体刻蚀的能量介于200w～800w之间；当采用sf6、he进行各向同性等离子体刻蚀时，sf6:he介于1:3～1:20之间。

可选地，所述p型掺杂剂包括：硼的氢化物、氟化物或氯化物，为如下材料中的一种或其组合：b2h6、b4h10、b6h10、b10h14、b18h22、bf3或bcl3；

所述n型掺杂剂包括：磷和砷的氢化物、氟化物，为如下材料中的一种或其组合：磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷。

可选地，所述双金属栅功函数工艺包括：n型金属功函数金属栅和p型金属功函数金属栅，

其中，所述n型金属功函数金属栅是使功函数减小的金属，包括al、ta、ti、zr、nb、hf、tial，tialc，tan，tac、taalc和taal一种或组合；

所述p型金属功函数金属栅是使功函数增加的金属，包括pt、ni、ir、re、mo、co、tin、tinc、mon和wn一种或组合。

根据本公开的另一个方面，提供了一种场效应管，包括：

衬底；

浅沟槽，位于所述衬底上，将所述衬底分隔出n型mosfet区域和p型mosfet区域；

si和sige纳米线阵列结构，分别位于所述衬底的nmosfet区域和pmosfet区域与所述多个浅沟槽之间；

界面氧化物，铁电材料栅介质叠层以及金属栅叠层，依次位于所述纳米线阵列结构表面；

源区和漏区，分别位于所述纳米线阵列结构和所述浅沟槽之间。

可选地，所述si纳米线阵列结构包括多层堆叠的si纳米线，所述sige纳米线阵列结构包括多层堆叠的sige纳米线。

可选地，所述金属栅叠层包括第一金属栅层和第二金属栅层。

可选地，所述界面氧化物层的材料包括：sio2、sion、hfo2、zro2、al2o3、hfsio、hfsion、hfalon、y2o3、la2o3或hflaon其中的一种或其组合。

可选地，所述界面氧化物层介于0.5～1.5nm之间；所述铁电材料栅介质层的厚度介于1.5nm～10nm之间；所述第一金属栅层的厚度介于1nm～10nm之间。

可选地，所述铁电材料栅介质层为掺杂hf基氧化物，包括如下材料的一种或其组合：hfzro、hfzralo、hfalo、hfsio、hflao、hfsro、hfgdo、或hfyo。

可选地，所述掺杂氧化铪基(hfo)铁电材料栅介质层的铁电特性强弱还与其中的掺杂元素的含量密切相关，如zr、si、y、al、gd、sr和la的优化百分含量比范围分别为30-60％，3-6％，4-6.5％，3.5-6.5％，1.5-5％，8-12％，和3-6％。

可选地，所述第一金属栅层的材料包括如下材料中的一种或其组合：ti、al、ta、hf、ru、mo、w、tin、tic、tial、tialc、tisin、tac、tan、taalc、taal、tacn、nbalc、mon、zrn、wn、tiwn。

可选地，所述第二金属栅层包括多层金属材料，其中紧靠第一金属栅层的金属材料选择吸氧性能好的金属，包括：ti，tial，ta中的至少一种；然后是势垒阻挡层金属，包括：tin，tan，ta，mon，aln或wn中的一种或两种；最后是填充金属，包括：w，al，tial、tialc或mo中的一种或多种。

本公开提供的场效应管的制作方法及场效应管，具有以下有益效果：

通过分别对应在n型mosfet区域和p型mosfet区域制作硅纳米线阵列结构和sige纳米线阵列结构及其sige源/漏区，其中，硅纳米线阵列结构可由对硅衬底10采用各向异性等离子体刻蚀和各向同性等离子体刻蚀交替的方式刻蚀得到，通过控制刻蚀参数更易于实现纳米线尺寸的缩小和形貌调控，并通过纳米线牺牲氧化，利用氧化应力作用进一步获得期望的纳米线尺寸和圆形截面形貌，以获得最佳的栅控特性。同时去除了纳米线表面损伤，保留了si纳米线环栅nmosfet电子的良好迁移率。对sige纳米线阵列结构则是通过在硅纳米线上进行sige选择外延生长，sige上可选择覆盖si膜作为保护膜，然后在预定温度下进行浓缩氧化得到；故本结构既保留了si纳米线环栅nmosfet电子的良好迁移率，而sige纳米线环栅pmosfet又提高了空穴迁移率，同时sige源/漏产生的对沟道的压应力又进一步提高了空穴迁移率。而且由于纳米线环栅结构大大提高了栅控能力，极好地抑制了短沟道效应。特别是本公开的纳米线阵列环栅cmosfet结构集成了铁电负电容效应，有效地提高了器件沟道的表面电势，使其大于外加栅电压，即实现了电压放大效果，突破了亚阈值摆幅的玻尔兹曼限制，实现了超陡亚阈值摆幅，和更高的开/关电流比，满足了高性能集成电路的要求。因此将铁电负电容效应集成到si和gesi纳米线环栅结构的cmosfet中是强强结合，是一种最佳选择，使器件特征尺寸进一步缩小到2纳米技术代成为可能。

而且上述一种铁电材料负电容纳米线阵列环栅cmosfet与传统业界cmos工艺完全兼容，工艺简单，成本较低，具有极好的产业化前景。

附图说明

图1为根据本公开一实施例所示的的场效应管的制作方法流程图。

图2a-图2e示出根据本发明实施例的场效应管制造方法的各个阶段的截面图。

10-衬底；20-浅沟槽隔离区；

30-掩膜；

31-pesio2；32-αsi；

40-纳米线阵列结构；

41-sige纳米线阵列结构；42-si纳米线阵列结构；

50-牺牲氧化层；

60-假栅叠层；

61-假栅介质；62-假栅导体；

70-栅极侧墙；80-层间介质层；

81-源区；82-漏区；

91-界面氧化物层；92-铁电材料栅介质层；

93-第一金属栅层94-第二金属栅层。

具体实施方式

本公开在于提供一种铁电材料负电容纳米线阵列环栅互补型场效应管结构及其制作方法，该铁电材料负电容纳米线阵列环栅cmosfet结构同时具有n型mosfet区域和p型mosfet区域，既保留了si纳米线围栅nmosfet电子的良好迁移率，sige纳米线围栅pmosfet又提高了空穴迁移率。而且由于纳米线环栅结构大大提高了栅控能力，极好地抑制了短沟道效应。特别是本公开的纳米线阵列环栅cmosfet结构集成了铁电负电容效应，有效地提高了器件沟道的表面电势，使其大于外加栅电压，即实现了电压放大效果，突破了亚阈值摆幅的玻尔兹曼限制，实现了超陡亚阈值摆幅，更高的开/关电流比，满足了高性能集成电路的要求。因此将铁电负电容效应集成到si和gesi纳米线环栅结构的cmosfet中是强强结合，是一种最佳选择，使器件特征尺寸进一步缩小到2纳米技术代成为可能。而且上述一种铁电材料负电容纳米线阵列环栅cmosfet与传统业界cmos工艺完全兼容，工艺简单，成本较低，具有极好的产业应用前景。

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

在本公开中，术语“半导体器件结构”指在经历制作半导体器件的各个步骤后形成的衬底10和在衬底10上已经形成的所有层或区域。术语“p型掺杂剂”是指用于p型mosfet的可以增加有效功函数的掺杂剂。术语“n型掺杂剂”是指用于n型mosfet的可以减小有效功函数的掺杂剂。术语“源/漏区81/82”指一个mosfet的源区81和漏区82二者。术语“介于之间”包含两个端点值。在下文的描述中，无论是否显示在不同实施例中，类似的部件采用相同或类似的附图标记表示。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。附图图2c和图2d中栅极开口内的填充物采用相同的填充标记表示相同的结构。

需要说明的是，附图中，半导体结构均采用剖视图进行示意，横截面指的是纳米线的横截面。

在本公开的示例性实施例中，提供了一种铁电材料负电容纳米线阵列环栅互补型场效应管结构及其制作方法。

图1为根据本公开一实施例所示的铁电材料负电容纳米线阵列环栅cmosfet结构的制作方法流程图。

参照图1所示，本公开的铁电材料负电容纳米线阵列环栅cmosfet结构的制作方法，包括：

步骤s101：在衬底10上形成由浅沟槽隔离区20分隔开的n型mosfet区域和p型mosfet区域，在衬底10上淀积pesio231/α-si硬掩膜30。

本公开的衬底10为常见的半导体衬底10，可以是硅衬底10、soi衬底10以及其他半导体衬底10。由于在后续步骤中，分别在n型mosfet区域和p型mosfet区域对应制作硅纳米线阵列结构40和sige纳米线阵列结构40，在体硅衬底10上制作纳米线相比在soi衬底10上制作纳米线有非常明显的优势，诸如：消除了soi衬底10的自加热效应和浮体效应；避免了复杂的源漏工程；体硅衬底10成本低很多；与传统体硅cmos工艺更加兼容等，因此本实施例中半导体衬底10优选硅衬底10。

本公开的铁电材料负电容纳米线阵列环栅器件结构是具有n型mosfet区域和p型mosfet区域的cmosfet器件结构。

步骤s102：在衬底10硬掩膜30上进行光刻和刻蚀形成硬掩膜30纳米线图形，并交替采用各向异性和各向同性等离子体刻蚀形成堆叠的硅纳米线结构。

图2a为在衬底10上沉积pesio231/αsi32硬掩膜30的沿着横截面方向剖开的剖面结构示意图。图2b为采用各向异性和各向同性等离子体刻蚀的方法交替进行刻蚀后形成多层纳米线堆叠的纳米线阵列结构40后沿着横截面剖开的剖面结构示意图。

纳米线材料选自si、sige、ge、iii-v族、ii-vi族、以及金属及其硅化物等。本实施例中以n型mosfet区域中包含si纳米线，p型mosfet区域包含sige纳米线为例进行示例说明。

本实施例中，参照图2a所示，光刻采用的掩膜30为硬掩膜30，包括依次沉积的pesio231和αsi32，本步骤s2中，形成硬掩膜30后，在硬掩膜30上进行甩胶、曝光、显影等的光刻步骤，形成一层纳米线的胶图形，然后采用干法刻蚀的方法刻蚀硬掩膜30，然后去除光刻胶，形成纳米线硬掩膜30。

s103：干法刻蚀形成体硅纳米线堆叠结构：各向异性刻蚀和各向同性刻蚀交替进行，期间每步刻蚀后需要用等离子体氧化暴露的纳米线结构的硅表面，以形成钝化膜，在紧接着的后续刻蚀中不损伤已形成的纳米线结构，实现对硅纳米线结构的保护。各向异性刻蚀采用hbr/cl2/o2/he等离子体进行；各向同性刻蚀采用sf6/he等离子体进行；在钝化步骤中，利用氧等离子体进行氧化，然后采用cf4进行各向异性等离子体刻蚀，只去除半导体衬底10表面的氧化硅钝化层，以利后续刻蚀的顺利进行，并且根据要求的纳米线结构尺寸及形状调节刻蚀功率、气体组份和刻蚀时间等参数。

其中，各向异性等离子体刻蚀采用hbr、cl2、o2、he等离子体；各向同性刻蚀采用sf6、he等离子体。

本实施例中，各向异性等离子体刻蚀的能量介于150w～500w之间；cl2:hbr介于1:1～1:5之间，还可以加添加剂o2。

本实施例中，各向同性等离子体刻蚀的能量介于200w～800w之间；sf6:he介于1:3～1:20之间。

本实施例中，该步骤s103得到的多层纳米线堆叠的硅纳米线阵列结构40参见图2b所示，本实施例仅以3层纳米线堆叠的结构进行示意，但本公开不限制纳米线的层数。

步骤s104：在硅纳米线阵列结构40的每根纳米线上形成牺牲氧化层50，以调控纳米线的尺寸及形状，然后去除牺牲氧化层50。

图2c为在纳米线阵列结构40的每根纳米线上形成牺牲氧化层50后沿着横截面剖开的剖面结构示意图，此时纳米线横截面尺寸缩小，并接近圆形。

参照图2c所示，在纳米线阵列结构40的每根纳米线上形成牺牲氧化层50，以去除刻蚀损伤和进一步控制纳米线结构尺寸及形状，本实施例中，在硅纳米线阵列结构40中的每个纳米线上形成牺牲氧化层50之后，由于应力的作用，纳米线阵列结构40的尺寸和形状受到调控，得到如图2c所示的圆形形状；然后去除牺牲氧化层50。

步骤s105：对p型mosfet区域，在硅纳米线上进行sige选择外延生长，sige上可选择覆盖si保护薄膜，然后在设定温度下进行浓缩氧化，得到ge高含量的sige纳米线阵列结构40。

本实施例中，对p型mosfet区域，在硅纳米线上进行sige选择外延生长，在sige上可选择覆盖或者不覆盖si保护薄膜，然后在预定温度下进行浓缩氧化，内部si原子向外扩散生成sio2被消耗掉，ge浓缩形成ge高含量的sige纳米线阵列结构40。

本实施例中，sige选择外延生长的厚度介于5nm～20nm之间，覆盖si膜介于0～3nm之间，其中0表示不覆盖si膜作为保护层；sige浓缩氧化的温度介于750℃～900℃之间，时间为8小时～15小时。

步骤s106：在n型mosfet区域和p型mosfet区域的衬底10上方形成假栅叠层60、围绕假栅叠层60的栅极侧墙70、以及源/漏区81/82。

图2d为在n型mosfet区域和/或p型mosfet区域的衬底10上方形成假栅叠层60、围绕假栅叠层60的栅极侧墙70、以及源/漏区81/82后沿着纳米线轴向剖开纵截面结构示意图。

本实施例中，在mosfet区域的衬底10的上方形成假栅叠层60、围绕假栅叠层60的栅极侧墙70、以及源区81、漏区82，如图2d所示。其中，对于n型mosfet区域来说，纳米线阵列结构40为硅纳米线阵列结构40，形成过程如步骤s1-s4所示；对于p型mosfet区域来说，纳米线阵列结构40为sige纳米线阵列结构40，形成过程如步骤s101-s105所示。

本实施例中，形成的假栅叠层60包括：假栅介质61和假栅导体62，假栅介质61的材料例如氧化硅，假栅导体62的材料可以是多晶硅，αsi32等。

本实施例中，n型mosfet区域的源/漏区81/82为n⁺si源/漏；而p型mosfet区域的源/漏区81/82为p⁺sige源/漏，它是在栅极侧墙70形成后，对p型mosfet源/漏区81/82的硅进行刻蚀，并接着对sin侧墙适当过刻蚀，形成相应内凹口环绕sige纳米线；然后进行b掺杂sige选择性外延，形成p⁺sige源/漏区81/82。

步骤s107：去除n型mosfet区域和p型mosfet区域中的假栅叠层60以在栅极侧墙70内侧形成各自的栅极开口，使纳米线阵列结构40的凹槽表面露出。

本步骤中，通过去除n型mosfet区域和p型mosfet区域中位于栅极侧墙70内侧的假栅叠层60，在栅极侧墙70内侧形成n型mosfet区域和p型mosfet区域各自的栅极开口，使得纳米线阵列结构40凹槽的表面露出。

步骤s108：在n型mosfet区域和p型mosfet区域各自的栅极开口处依次形成界面氧化物层91、铁电材料栅介质层92与第一金属栅层93。

对于n型mosfet区域，在硅纳米线阵列结构40的周围依次沉积界面氧化物层91、铁电材料栅介质层92、以及第一金属栅层93；对于p型mosfet区域，在sige纳米线阵列结构40的周围依次沉积界面氧化物层91、铁电材料栅介质层92、以及第一金属栅层93。

本实施例中，所述超薄栅介质界面层为如下材料的一种或其组合：sio2、sion、hfo2、zro2、al2o3、aln、hfsio、hfsion、hfalon、y2o3、la2o3或hflaon；和/或

本实施例中，所述铁电材料栅介质层为如下材料的一种或其组合：hfzro、hfzralo、hfalo、hfsio、hflao、hfsro、hfgdo、或hfyo；和/或

所述掺杂氧化铪基铁电介质薄膜的铁电特性强弱还与其中的掺杂元素的含量密切相关，如zr、si、y、al、gd、sr和la的优化百分含量比范围分别为30-60％，3-6％，4-6.5％，3.5-6.5％，1.5-4％，8-12％，和2-5％.

本实施例中，所述第一金属栅层93的材料为如下材料中的一种或其组合：ti、al、ta、hf、ru、mo、w、tin、tic、tial、tialc、tisin、tac、tan、taalc、taal、tacn、nbalc、mon、zrn、wn、tiwn；和/或

本实施例中，所述第二金属栅层94包括多层金属材料，其中紧靠第一金属栅层93的金属材料选择吸氧性能好的金属，包括：ti，tial，ta中的至少一种；然后是势垒阻挡层金属，包括：tin，tan，ta，mon，aln或wn中的一种或两种；最后是填充金属，包括：w，al，tial、tialc或mo中的一种或多种；和/或

本实施例中，所述超薄栅介质界面层介于0.5～1.5nm之间；和/或所述铁电栅介质层的厚度介于1.5nm～10nm之间；和/或所述第一金属栅层93的厚度介于1nm～10nm之间。

步骤s109：分别对n型mosfet区域和p型mosfet区域中的一个进行掩蔽，对另一个利用各向同性的等离子体掺杂在第一金属栅层93中掺杂n型掺杂剂离子(nmosfet)或p型掺杂剂离子(pmosfet)，并控制等离子体的能量，使得掺杂离子仅仅分布在第一金属栅层93中，并根据期望的阈值电压控制掺杂剂量；另外也可以采用双功函数金属调节cmosfet的功函数，即nmosfet采用使功函数减小的n型功函数金属栅，而pmosfet采用使功函数增加的p型功函数金属栅。本实施例中采用工艺简易的单金属栅工艺实现满足cmosfet需要的双带边功函数。

本实施例中，n型mosfet区域第一金属栅层93的掺杂离子为能够减小有效功函数的n型掺杂剂；p型mosfet区域第一金属栅的掺杂离子为能够增加有效功函数的p型掺杂剂。其中，n型掺杂剂包括：磷和砷的氢化物、氟化物，可以但不限于为如下材料中的一种或其组合：磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷；p型掺杂剂包括：硼的氢化物、氟化物或氯化物，可以但不限于为如下材料中的一种或其组合：b2h6、b4h10、b6h10、b10h14、b18h22、bf3或bcl3。

如采用双金属栅功函数工艺，所述n型金属功函数金属就是使功函数减小的金属，包括al、ta、ti、zr、nb、hf、tial，tialc，tan，tac、taalc和taal一种或其组合；所述p型金属功函数金属就是使功函数增加的金属，包括pt、ni、ir、re、mo、co、tin、tinc、mon和wn一种或其组合。

步骤s110：在掺杂后的第一金属栅层93上形成第二金属栅层94覆盖第一金属栅层93以填充栅极开口，并进行pma退火处理，一方面使界面形成偶极子，调节了有效功函数；同时另一方面由于pma过程中金属电极的夹持作用，诱发了铁电负电容效应的产生。完成了铁电材料负电容纳米线阵列环栅cmosfet结构的制作。

图2e为在n型mosfet区域和p型mosfet区域各自的栅极开口处依次形成界面氧化物层91、铁电材料栅介质层92和金属栅层(93+94)后沿着纳米线轴线剖开的纵截面结构示意图。参照图2e所示，每个纳米线的周围依次沉积有界面氧化物层91、铁电栅介质层92、以及金属栅层(93+94)。

在具体实施例中，在n型mosfet区域和p型mosfet区域的衬底10上方形成假栅叠层60、围绕假栅叠层60的栅极侧墙70、以及源/漏区81/82的步骤之后，还包括：形成硅化区，位于各自的源/漏区81/82的表面；以及形成层间介质层80，覆盖在各自的源/漏区81/82的上方、栅极侧墙70外表面周围以及假栅叠层60的上方；所述假栅叠层60包括：假栅介质61和假栅导体62，并且利用化学机械抛光平坦化(cmp)层间介质层80的表面并暴露假栅导体的顶部表面。由于硅化区和层间介质层80的设置属于常规手段，为了简化示意，这里仅在图2e中标示了进行平坦化之后的层间介质层80，在图2e中，栅极侧墙70也经过了平坦化处理，图中栅极侧墙70以相同的填充表示。

本实施例中，第二金属栅层94包括多层金属材料，其中紧靠第一金属栅层93的金属材料选择吸氧性能好的金属，包括：ti，tial，ta中的至少一种；然后是势垒阻挡层金属，包括：tin，tan，ta，mon，aln或wn中的一种或两种；最后是填充金属，包括：w，al，tial或mo中的一种或多种。

本实施例中，进行pma退火处理的条件如下：快速退火温度为350℃-950℃，退火时间为20min-40min；也可采用spike退火和激光退火，根据铁电介质材料热特性决定。

在本公开的示例性实施例中，提供了一种铁电材料负电容纳米线阵列环栅cmosfet结构，该铁电材料负电容纳米线阵列环栅cmosfet结构由本公开所述的制作方法制得，参照图2e所示，本公开的铁电材料负电容纳米线阵列环栅cmosfet结构，包括：衬底10，其上有由浅沟槽隔离区20分隔开的n型mosfet区域和p型mosfet区域；源/漏区81/82，位于n型mosfet区域和p型mosfet区域的边缘两侧；纳米线阵列结构40，为多层纳米线的堆叠结构，位于源区81与漏区82之间；在纳米线阵列结构40的每个纳米线周围依次形成有界面氧化物层91、铁电栅介质层92、第一金属栅层93以及第二金属栅层94；以及栅极侧墙70，围绕在界面氧化物层91、铁电栅介质层92、第一金属栅层93、以及第二金属栅层94的周围；其中，n型mosfet区域的纳米线阵列结构40为硅纳米线阵列结构40，包含多层堆叠的硅纳米线；p型mosfet区域的纳米线阵列结构40为sige纳米线阵列结构40，包含多层堆叠的sige纳米线；金属栅层包括第一金属栅层93和第二金属栅层94，第一金属栅层93采用各向同性的等离子体掺杂n型(nmosfet)和p型(pmosfet)掺杂剂，第二金属栅层94覆盖第一金属栅层93以填充栅极开口，然后经过pma退火处理，一方面形成界面偶极子，调节了有效功函数；同时另一方面由于pma过程中金属电极夹持作用，诱发了负电容效应的产生。

在其它的实施例中，在n型mosfet区域和p型mosfet区域的衬底10上方形成假栅叠层60、围绕假栅叠层60的栅极侧墙70、以及源/漏区81/82的步骤之后，还包括：形成硅化区，位于各自的源/漏区81/82的表面；以及形成层间介质层80，覆盖在各自的源/漏区81/82的上方、栅极侧墙70外表面周围以及假栅叠层60的上方；所述假栅叠层60包括：假栅介质61和假栅导体62，并且利用化学机械抛光平坦化(cmp)层间介质层80的表面并暴露假栅导体的顶部表面。由于s/d硅化区为常规工艺，这里并未在图中标示。需要说明的是，该纳米线阵列是cmosfet结构，对应的制备方法中同时具有n型mosfet区域和p型mosfet区域的制作步骤，并且在n型mosfet区域和p型mosfet区域各自的第一金属栅层93中对应进行n型掺杂剂和p型掺杂剂的各向同性等离子体掺杂。

综上所述，本公开提供了一种铁电材料负电容纳米线阵列环栅cmosfet结构及其制作方法，通过分别在n型mosfet区域和p型mosfet区域对应制作硅纳米线阵列结构40和sige纳米线阵列结构40，其中，硅纳米线阵列结构40可由硅衬底10采用各向异性等离子体刻蚀和各向同性等离子体刻蚀交替的方式刻蚀得到，sige纳米线阵列结构40通过在硅纳米线上进行sige选择外延生长，sige上可选择覆盖si膜作为保护膜，然后在预定温度下进行浓缩氧化得到。这样既保留了si纳米线环栅nmosfet电子的良好迁移率，又提高了sige纳米线环栅pmosfet的空穴迁移率；而且环栅纳米线结构加强了栅控能力，大大抑制了短沟道效应。同时本实施通过控制刻蚀参数更易于实现纳米线尺寸的缩小和形貌调控，并通过牺牲氧化，利用氧化应力作用进一步获得期望的纳米线尺寸和圆形截面形貌，以获得最佳的栅控特性，同时去除了纳米线表面损伤。特别是由于集成了铁电负电容效应，有效地提高器件沟道的表面电势，使其大于外加栅电压，即实现了电压放大效果，突破了亚阈值摆幅的玻尔兹曼限制，实现了超陡亚阈值摆幅，更高的开/关电流比，满足了高性能集成电路的要求。因此将铁电负电容效应集成到si和gesi纳米线环栅结构的cmosfet中是强强结合，是一种最佳选择，使器件特征尺寸进一步缩小到2纳米技术代成为可能。本公开结构及其制造方法与常规cmos工艺完全兼容，工艺简单，成本较低，具有极好的产业应用前景。

需要说明的是，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。

说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。

此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。

以上所述具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开保护范围之内。